流水線結(jié)構(gòu) 文章進(jìn)入流水線結(jié)構(gòu)技術(shù)社區(qū)

基 2 FFT 算法的模塊化硬件實(shí)現(xiàn)與比較

隨著快速傅里葉變化(FFT)在信號(hào)處理應(yīng)用領(lǐng)域的廣泛應(yīng)用，不同場(chǎng)合對(duì)硬件實(shí)現(xiàn)的 FFT 算法結(jié)構(gòu)提出了多樣化的要求，針對(duì)這種需求在硬件編程設(shè)計(jì)中將 FFT 分割成模塊化的三部分：數(shù)據(jù)存儲(chǔ)重排模塊、旋轉(zhuǎn)因子調(diào)用模塊、蝶形運(yùn)算模塊。通過時(shí)序調(diào)用可組成不同結(jié)構(gòu)的 FFT 處理器，實(shí)現(xiàn)流水結(jié)構(gòu)與遞歸結(jié)構(gòu)兩種方案，分別側(cè)重于處理速度與資源占用量?jī)煞矫娴膬?yōu)勢(shì)。在FPGA硬件設(shè)計(jì)中使用 Verilog 語言完成代碼編程，實(shí)現(xiàn)了兩種結(jié)構(gòu)的 512 點(diǎn)基 2 算法的快速傅里葉變換，使用 Modelsim 完成功能仿真。與
關(guān)鍵字： FFT 硬件實(shí)現(xiàn) 基 2 算法模塊化設(shè)計(jì) 流水線結(jié)構(gòu) 遞歸結(jié)構(gòu) 201902

著重討論基于FPGA的64點(diǎn)高速FFT算法的實(shí)現(xiàn)方法。采用高基數(shù)結(jié)構(gòu)和流水線結(jié)構(gòu)，大大提高了FFT處理器的運(yùn)行速度。同時(shí)塊浮點(diǎn)結(jié)構(gòu)的引入，也大幅減少了浮點(diǎn)操作占用FPGA器件的資源數(shù)目，兼顧了FPGA高精度、低資源、低功耗的特點(diǎn)。
關(guān)鍵字：高速FFT算法高基數(shù)結(jié)構(gòu) FPGA 流水線結(jié)構(gòu)

MSL4163提供1MHz I2C串口，器件包括先進(jìn)的PWM引擎以及片上EEPROM等。主要用在電視和臺(tái)式電腦監(jiān)視器、醫(yī)療、工業(yè)儀表和汽車音/視頻顯示器。本文介紹了MSL4163/MSL4164主要特性、方框圖和典型應(yīng)用電路、級(jí)聯(lián)連接電路。
關(guān)鍵字： 3GPP協(xié)議流水線結(jié)構(gòu) FPGA

摘要：本文介紹了一款高速率、高精度、基于流水線結(jié)構(gòu)的A／D轉(zhuǎn)換芯片THS1206；并基于紅外成像系統(tǒng)，詳細(xì)介紹了該款芯片的基本結(jié)構(gòu)、主要特點(diǎn)、應(yīng)用要點(diǎn)及軟硬件設(shè)計(jì)方案。實(shí)際測(cè)試表明，THS1206較好地實(shí)現(xiàn)了紅外成像
關(guān)鍵字： A／D轉(zhuǎn)換器流水線結(jié)構(gòu) 紅外成像系統(tǒng) 高數(shù)據(jù)率

摘要：在應(yīng)用FPGA進(jìn)行DDS系統(tǒng)設(shè)計(jì)過程中，選擇芯片的運(yùn)行速度優(yōu)化和資源利用優(yōu)化常常是相互矛盾的，從發(fā)展趨勢(shì)和運(yùn)算要求看，系統(tǒng)速度指標(biāo)的意義比面積指標(biāo)更趨重要?；诖?，介紹了一種流水線結(jié)構(gòu)來優(yōu)化傳統(tǒng)的相位累
關(guān)鍵字： DDS 流水線結(jié)構(gòu) 多功能信號(hào)發(fā)生器

提出一種采用三級(jí)流水線型結(jié)構(gòu)的9位100 MSPS折疊式A／D轉(zhuǎn)換器，具體分析了其內(nèi)部結(jié)構(gòu)。電路使用0．6μm Bipolar工藝實(shí)現(xiàn)，由5 V／3．3V雙電源供電，經(jīng)優(yōu)化設(shè)計(jì)后，實(shí)現(xiàn)了9位精度。100MSPS的轉(zhuǎn)換速度，功耗為650mW，差分輸入范圍2．2V。給出了在Cadence Spectre的仿真結(jié)果，討論了流水線A／D轉(zhuǎn)換器設(shè)計(jì)的關(guān)鍵問題。
關(guān)鍵字： MSPS 100 D轉(zhuǎn)換流水線結(jié)構(gòu)

設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的256點(diǎn)定點(diǎn)FFT處理器。處理器以基-2算法為基礎(chǔ)，通過采用高效的兩路輸入移位寄存器流水線結(jié)構(gòu)，有效提高了碟形運(yùn)算單元的運(yùn)算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數(shù)據(jù)吞吐量，并且使得處理器具有良好的可擴(kuò)展性。詳細(xì)描述了具體設(shè)計(jì)的算法結(jié)構(gòu)和各個(gè)模塊的實(shí)現(xiàn)。設(shè)計(jì)采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設(shè)計(jì)仿真工具進(jìn)行設(shè)計(jì)、綜合和仿真，仿真結(jié)果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。
關(guān)鍵字： FPGA FFT 移位寄存器流水線結(jié)構(gòu)

摘要：設(shè)計(jì)了一種應(yīng)用于多標(biāo)準(zhǔn)收發(fā)器的可重構(gòu)流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器，通過一個(gè)重構(gòu)配置控制信號(hào)動(dòng)態(tài)地配置采樣頻率的大小及分辨率的位數(shù)，以滿足不同標(biāo)準(zhǔn)及系統(tǒng)的需要。在設(shè)計(jì)中還采用了共源共柵兩級(jí)運(yùn)放和差分
關(guān)鍵字：可重構(gòu) 流水線結(jié)構(gòu) 模數(shù)轉(zhuǎn)換器

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