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用FPGA實(shí)現(xiàn)非標(biāo)碼速向標(biāo)準(zhǔn)碼速的調(diào)整

• 摘要：本文主要討論了如何利用FPGA可編程芯片實(shí)現(xiàn)計(jì)算機(jī)輸出的異步非標(biāo)碼速（如9.6k、19.2k、57.6k、115.2k、460.8k等）到其鄰近的標(biāo)準(zhǔn)碼速（如64k、128k、256k、512k）的調(diào)整，實(shí)現(xiàn)該數(shù)據(jù)與通用傳輸系統(tǒng)的適配，以便能進(jìn)行遠(yuǎn)程監(jiān)控。關(guān)鍵詞：碼速調(diào)整 FPGA 一、概述現(xiàn)在，利用計(jì)算機(jī)進(jìn)行異地?cái)?shù)據(jù)采集正應(yīng)用到越來越多的場(chǎng)合，如何高效而低成本地回傳數(shù)據(jù)成為一個(gè)值得討論的問題。由于計(jì)算機(jī)輸出的數(shù)據(jù)一般都是異步數(shù)據(jù)，而且碼率與通信的標(biāo)準(zhǔn)碼率也不一致，如果要利用現(xiàn)有的電信網(wǎng)絡(luò)進(jìn)行傳輸，
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