納秒級(jí) 文章 進(jìn)入納秒級(jí)技術(shù)社區(qū)
基于FPGA的雙振蕩電路定時(shí)器設(shè)計(jì)
- 考慮沖擊環(huán)境下定時(shí)器會(huì)遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設(shè)計(jì)的雙振蕩定時(shí)器。此定時(shí)器能有效地解決爆破作業(yè)中延時(shí)雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時(shí)序比集成芯片更加容易控制。在FPGA實(shí)現(xiàn),該設(shè)計(jì)的定時(shí)精度達(dá)到納秒級(jí),很好地滿足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡(jiǎn)單、成本低、可靠性高、精度高等優(yōu)點(diǎn)。
- 關(guān)鍵字： 定時(shí)器 納秒級(jí) FPGA
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