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VerilogHDL綜合性設(shè)計(jì)
- VerilogHDL綜合性設(shè)計(jì) 1 時(shí)鐘安排 選用上升沿觸發(fā)的單時(shí)鐘信號(hào),盡量不使用混合觸發(fā)的時(shí)鐘信號(hào)。因?yàn)闀r(shí)鐘周期在時(shí)序分析的過(guò)程中是關(guān)鍵問(wèn)題,它還影響到時(shí)鐘的頻率。使用簡(jiǎn)單的時(shí)鐘結(jié)構(gòu) 利于時(shí)鐘信號(hào)的分析和保持
- 關(guān)鍵字： 設(shè)計(jì) 綜合性 VerilogHDL
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綜合性介紹
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