觸發(fā)延遲 文章 進入觸發(fā)延遲技術(shù)社區(qū)
基于VHDL的時鐘分頻和觸發(fā)延遲電路在FPGA上的實現(xiàn)
- 在EAST分布式中央定時同步系統(tǒng)中，時鐘分頻和觸發(fā)延遲電路是分布式節(jié)點的核心。為了完成對基準(zhǔn)時鐘信號進行多路任意整數(shù)倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進行多路任意時間的延遲輸出，本設(shè)計中采用VHDL語言進行編程，實現(xiàn)了多路時鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時間精度，最后在QuartusⅡ9．0軟件上時設(shè)計的波形進行分析，驗證了該設(shè)計的可行性。
- 關(guān)鍵字： 觸發(fā)延遲 中央定時同步系統(tǒng) VHDL
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觸發(fā)延遲介紹
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