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設(shè)計(jì)與仿真
設(shè)計(jì)與仿真 文章 進(jìn)入設(shè)計(jì)與仿真技術(shù)社區(qū)
基于VHDL的QPSK調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)與仿真
- 文中詳細(xì)介紹了QPSK技術(shù)的工作原理和QPSK調(diào)制、解調(diào)的系統(tǒng)設(shè)計(jì)方案，并通過(guò)VHDL語(yǔ)言編寫(xiě)調(diào)制解調(diào)程序和QuaitusII軟件建模對(duì)程序進(jìn)行仿真，通過(guò)引腳鎖定，下載程序到FPGA芯片EP1K30TC144-3中驗(yàn)證。軟件仿真和硬件驗(yàn)證結(jié)果表明了該設(shè)計(jì)的正確性和可行性，由于采用FPGA芯片，減小了硬件設(shè)計(jì)的復(fù)雜性，該設(shè)計(jì)具有便于移植維護(hù)和升級(jí)的特點(diǎn)。
- 關(guān)鍵字： VHDL QPSK 調(diào)制解調(diào)系統(tǒng) 設(shè)計(jì)與仿真
基于Verilog的順序狀態(tài)邏輯FSM設(shè)計(jì)與仿真
- 硬件描述語(yǔ)言Verilog為數(shù)字系統(tǒng)設(shè)計(jì)人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時(shí)，為計(jì)算機(jī)輔助設(shè)...
- 關(guān)鍵字： 狀態(tài)寄存器 設(shè)計(jì)與仿真 Verilog 邏輯綜合 FSM 綜合庫(kù) 設(shè)計(jì)要求 時(shí)鐘周期 層次化結(jié)構(gòu) 狀態(tài)機(jī)
反饋線性化直接方法的理論分析與改進(jìn)
- (3)求得的控制率結(jié)果中分母項(xiàng)有可能為零，因此可能會(huì)引起震蕩，此需要討論和驗(yàn)證。設(shè)k1=2，k2=3，并在分式中前面加...
- 關(guān)鍵字： 動(dòng)平衡 線性化 Lyapunov 控制律 虛擬控制 設(shè)計(jì)與仿真 實(shí)部 解析式 方法設(shè)計(jì) 改進(jìn)的方法
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設(shè)計(jì)與仿真介紹
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