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路徑延遲
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基于FPGA的二-十進(jìn)制轉(zhuǎn)碼器設(shè)計(jì)
- 針對(duì)二進(jìn)制轉(zhuǎn)十進(jìn)制(BCD)轉(zhuǎn)碼器的FPGA實(shí)現(xiàn)目標(biāo)，提出了一種高效、易于重構(gòu)的轉(zhuǎn)碼器設(shè)計(jì)方案。并在FPGA開(kāi)發(fā)板上成功地實(shí)現(xiàn)了該設(shè)計(jì)。
- 關(guān)鍵字： BCD轉(zhuǎn)碼器 IP核 路徑延遲
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路徑延遲介紹
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