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用FPGA+DSP實(shí)現(xiàn)HDLC(高級(jí)數(shù)據(jù)鏈路控制)功能
- 用FPGA+DSP實(shí)現(xiàn)HDLC(高級(jí)數(shù)據(jù)鏈路控制)功能, 引言 HDLC的ASIC芯片使用簡(jiǎn)易，功能針對(duì)性強(qiáng)，性能可靠，適合應(yīng)用于特定用途的大批量產(chǎn)品中。但由于HDLC標(biāo)準(zhǔn)的文本較多，ASIC芯片出于專用性的目的難以通用于不同版本，缺乏應(yīng)用靈活性。有的芯片公司還有自己
- 關(guān)鍵字： 鏈路 控制 功能 數(shù)據(jù) 高級(jí) DSP 實(shí)現(xiàn) HDLC FPGA
基于無(wú)線HART協(xié)議的數(shù)據(jù)鏈路層協(xié)議模型設(shè)計(jì)
- 無(wú)線HART是一種專門為過程控制領(lǐng)域而設(shè)計(jì)的網(wǎng)絡(luò)通信協(xié)議，是HART現(xiàn)場(chǎng)總線在無(wú)線領(lǐng)域的延伸，其通信模型主要由應(yīng)用層、網(wǎng)絡(luò)層、數(shù)據(jù)鏈路層、物理層組成。其中數(shù)據(jù)鏈路層在物理層提供服務(wù)的基礎(chǔ)上向網(wǎng)絡(luò)層提供服務(wù)
- 關(guān)鍵字： 協(xié)議 模型 設(shè)計(jì) 鏈路 數(shù)據(jù) HART 基于 無(wú)線
Pyxos嵌入式網(wǎng)絡(luò)中鏈路供給電源模塊的設(shè)計(jì)
- 0 引言Pyxos嵌入式網(wǎng)絡(luò)是一種應(yīng)用于機(jī)器內(nèi)部的低成本的高速傳感器網(wǎng)絡(luò)，它憑借只有5mm×5mm大小的Pyxos芯片能夠嵌入到任何一種傳感器或執(zhí)行器中，使得任何機(jī)器內(nèi)部的各個(gè)組成部分之間形成智能的數(shù)字控制網(wǎng)絡(luò)，因此要
- 關(guān)鍵字： 電源 模塊 設(shè)計(jì) 供給 鏈路 嵌入式 網(wǎng)絡(luò) Pyxos
面向嵌入系統(tǒng)的480Mb/s無(wú)線UWB鏈路
- 面向嵌入系統(tǒng)的480Mb/s無(wú)線UWB鏈路,任何設(shè)備都可啟動(dòng)通信通道，連接網(wǎng)絡(luò)中另一設(shè)備。連接嵌入系統(tǒng)常常需要建立一個(gè)網(wǎng)絡(luò)。在該網(wǎng)絡(luò)中，所有成員享有相同的權(quán)利，并可以任何方向在設(shè)備間傳輸數(shù)據(jù)。本文討論的架構(gòu)中便容許建立一個(gè)實(shí)現(xiàn)雙向數(shù)據(jù)傳輸?shù)拿襟w訪問層。
- 關(guān)鍵字： UWB 鏈路 無(wú)線 480Mb/s 嵌入 系統(tǒng) 面向 通信協(xié)議
具有衛(wèi)星鏈路的TCP/IP網(wǎng)絡(luò)性能測(cè)量方法
- 1概述 一個(gè)用于測(cè)控的TCP/IP網(wǎng)絡(luò)系統(tǒng)，傳輸了包括視頻、語(yǔ)音和實(shí)時(shí)數(shù)據(jù)等多媒體信息。由于該系統(tǒng)運(yùn)行在一個(gè)不可到達(dá)的環(huán)境，對(duì)其業(yè)務(wù)承載能力及傳輸質(zhì)量的評(píng)估需要在模擬系統(tǒng)上進(jìn)行，包括建設(shè)網(wǎng)絡(luò)實(shí)驗(yàn)平臺(tái)、設(shè)
- 關(guān)鍵字： 性能 測(cè)量 方法 網(wǎng)絡(luò) TCP/IP 衛(wèi)星 鏈路 具有
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