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頻率計(jì)
頻率計(jì) 文章 進(jìn)入頻率計(jì)技術(shù)社區(qū)
頻率計(jì)市場(chǎng)終遭破局 技術(shù)創(chuàng)新推動(dòng)性能“五級(jí)跳”
- 業(yè)內(nèi)人士均知，計(jì)時(shí)器/頻率計(jì)市場(chǎng)多年來(lái)可謂波瀾不驚，缺乏競(jìng)爭(zhēng)是創(chuàng)新的最大障礙，該領(lǐng)域的產(chǎn)品更新?lián)Q代極其緩慢，用戶(hù)的選擇也是少之又少。 近日，隨著泰克FCA和MCA系列計(jì)時(shí)器/頻率計(jì)/分析儀的橫空出世，江湖一時(shí)風(fēng)云突變，頻率計(jì)市場(chǎng)的統(tǒng)治局面被打破，新的“武林盟主”即將誕生，而廣大用戶(hù)則可享受到性能水平“五級(jí)跳”的創(chuàng)新產(chǎn)品，而且具備更有競(jìng)爭(zhēng)力的價(jià)位。 據(jù)悉，泰克在這些產(chǎn)品的定義階段廣泛進(jìn)行了用戶(hù)調(diào)查，地域橫跨美洲、歐洲、亞洲大陸，抽取了美國(guó)、中國(guó)
- 關(guān)鍵字： 泰克 頻率計(jì)
一種寬輸入范圍高精度頻率計(jì)的設(shè)計(jì)
- 數(shù)字頻率計(jì)設(shè)計(jì)一般都是采用分立數(shù)字器件和集成模擬芯片來(lái)實(shí)現(xiàn)，其精度不太高，而且輸入信號(hào)范圍常常受到限制。一種采用可編程數(shù)字邏輯器件CPLD，將數(shù)字器件進(jìn)行集成化，并配備高穩(wěn)定度時(shí)鐘，對(duì)輸入模擬信號(hào)采用多路程控精密放大整形的技術(shù)，利用等精度測(cè)頻法，實(shí)現(xiàn)了對(duì)頻率的高精度測(cè)量。使得頻率測(cè)量范圍達(dá)到數(shù)十兆，精度超過(guò)1O-7，輸入信號(hào)最小到10 mV。
- 關(guān)鍵字： 輸入 高精度 頻率計(jì)
用現(xiàn)場(chǎng)可編程門(mén)陣列實(shí)現(xiàn)的頻率計(jì)
- 1 引言 數(shù)字頻率計(jì)是通信設(shè)備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。采用Verilog HDL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)。整個(gè)系統(tǒng)非常精簡(jiǎn)，且具有靈活的現(xiàn)場(chǎng)可更改性。 相比傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)方法，EDA技術(shù)采用VHDL語(yǔ)言描述電路系統(tǒng)，包括電路的結(jié)構(gòu)、行為方式、邏輯功能及接口。Verilog HDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下的設(shè)計(jì)特點(diǎn)。設(shè)計(jì)者可不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機(jī) 現(xiàn)場(chǎng)可編程門(mén)陣列 頻率計(jì) MCU和嵌入式微處理器
嵌入式頻率計(jì)的設(shè)計(jì)
- 1 引 言 本頻率計(jì)的設(shè)計(jì)以AT89C51單片機(jī)為核心，利用他內(nèi)部的定時(shí)／計(jì)數(shù)器完成待測(cè)信號(hào)周期／頻率的測(cè)量。單片機(jī)AT89C51內(nèi)部具有2個(gè)16位定時(shí)／計(jì)數(shù)器，定時(shí)／計(jì)數(shù)器的工作可以由編程來(lái)實(shí)現(xiàn)定時(shí)、計(jì)數(shù)和產(chǎn)生計(jì)數(shù)溢出時(shí)中斷要求的功能。在定時(shí)器工作方式下，在被測(cè)時(shí)間間隔內(nèi)，每來(lái)一個(gè)機(jī)器周期，計(jì)數(shù)器自動(dòng)加1（使用12 MHz時(shí)鐘時(shí)，每1μs加1），這樣以機(jī)器周期為基準(zhǔn)可以用來(lái)測(cè)量時(shí)間間隔。在計(jì)數(shù)器工作方式下，加至外部引腳的待測(cè)信號(hào)發(fā)生從1到0的跳變時(shí)計(jì)數(shù)器加1，這樣在計(jì)數(shù)閘門(mén)的控制下可以用來(lái)測(cè)量待測(cè)
- 關(guān)鍵字： 頻率計(jì) 嵌入式
嵌入式頻率計(jì)的設(shè)計(jì)
- 1 引 言 本頻率計(jì)的設(shè)計(jì)以AT89C51單片機(jī)為核心，利用他內(nèi)部的定時(shí)／計(jì)數(shù)器完成待測(cè)信號(hào)周期／頻率的測(cè)量。單片機(jī)AT89C51內(nèi)部具有2個(gè)16位定時(shí)／計(jì)數(shù)器，定時(shí)／計(jì)數(shù)器的工作可以由編程來(lái)實(shí)現(xiàn)定時(shí)、計(jì)數(shù)和產(chǎn)生計(jì)數(shù)溢出時(shí)中斷要求的功能。在定時(shí)器工作方式下，在被測(cè)時(shí)間間隔內(nèi)，每來(lái)一個(gè)機(jī)器周期，計(jì)數(shù)器自動(dòng)加1（使用12 MHz時(shí)鐘時(shí)，每1μs加1），這樣以機(jī)器周期為基準(zhǔn)可以用來(lái)測(cè)量時(shí)間間隔。在計(jì)數(shù)器工作方式下，加至外部引腳的待測(cè)信號(hào)發(fā)生從1到0的跳變時(shí)計(jì)數(shù)器加1，這樣在計(jì)數(shù)閘門(mén)的控制下可以用來(lái)測(cè)量待測(cè)
- 關(guān)鍵字： 單片機(jī) 頻率計(jì) 嵌入式系統(tǒng)
基于FPGA的同步測(cè)周期高精度數(shù)字頻率計(jì)的設(shè)計(jì)
- 摘 要：本文介紹了一種同步測(cè)周期計(jì)數(shù)器的設(shè)計(jì)，并基于該計(jì)數(shù)器設(shè)計(jì)了一個(gè)高精度的數(shù)字頻率計(jì)。文中給出了計(jì)數(shù)器的VHDL編碼，并對(duì)頻率計(jì)的FPGA實(shí)現(xiàn)進(jìn)行了仿真驗(yàn)證，給出了測(cè)試結(jié)果。關(guān)鍵詞：頻率計(jì)；VHDL；FPGA；周期測(cè)量 在現(xiàn)代數(shù)字電路設(shè)計(jì)中，采用FPGA結(jié)合硬件描述語(yǔ)言VHDL可以設(shè)計(jì)出各種復(fù)雜的時(shí)序和邏輯電路，具有設(shè)計(jì)靈活、可編程、高性能等優(yōu)點(diǎn)。本文將介紹一種基于FPGA，采用同步測(cè)周期的方法來(lái)實(shí)現(xiàn)寬頻段高精度數(shù)字頻率計(jì)的設(shè)計(jì)。 圖1 同步測(cè)周期計(jì)數(shù)器
- 關(guān)鍵字： FPGA VHDL 頻率計(jì) 周期測(cè)量
頻率計(jì)介紹
一、頻率計(jì)的基本原理：
頻率計(jì)又稱(chēng)為頻率計(jì)數(shù)器，是一種專(zhuān)門(mén)對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。其最基本的工作原理為：當(dāng)被測(cè)信號(hào)在特定時(shí)間段T內(nèi)的周期個(gè)數(shù)為N時(shí)，則被測(cè)信號(hào)的頻率f=N/T（如右圖所示）。
頻率計(jì)主要由四個(gè)部分構(gòu)成：時(shí)基（T）電路、輸入電路、計(jì)數(shù)顯示電路以及控制電路。在一個(gè)測(cè)量周期過(guò)程中，被測(cè)周期信號(hào)在輸入電路中經(jīng)過(guò)放大、整形、微分操作之后形成特定周期的窄脈沖，送到主 [ 查看詳細(xì) ]
頻率計(jì)電路
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