高速通信 文章 進(jìn)入高速通信技術(shù)社區(qū)
基于40 nm CMOS工藝的高速SAR ADC的設(shè)計(jì)
- 基于40 nm CMOS工藝，設(shè)計(jì)了一種高速逐次逼近型模數(shù)轉(zhuǎn)換器。本設(shè)計(jì)采用了非二進(jìn)制冗余DAC技術(shù)來緩解ADC對(duì)建立時(shí)間和建立精度的要求，來提高ADC量化的準(zhǔn)確性;采用帶有預(yù)放大級(jí)的高速比較器來提高比較器的精度，同時(shí)減小后級(jí)Latch的回踢噪聲，采用了兩級(jí)Latch來進(jìn)一步提高比較器的速度;采用基于鎖存器的鎖存單元來提高SAR邏輯控制電路的速度，并且采用了異步時(shí)序控制，不需要外部時(shí)鐘，有利于提高SAR ADC的速度，并降低了設(shè)計(jì)的復(fù)雜度。設(shè)計(jì)的SAR ADC在160 MHz的采樣頻率下，在不同輸入信號(hào)頻
- 關(guān)鍵字： 高速通信 模數(shù)轉(zhuǎn)換器 逐次逼近 非二進(jìn)制 201803
FPGA+DSP的高速通信接口設(shè)計(jì)與實(shí)現(xiàn)
- 摘要：在雷達(dá)信號(hào)處理、數(shù)字圖像處理等領(lǐng)域中，信號(hào)處理的實(shí)時(shí)性至關(guān)重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處 ...
- 關(guān)鍵字： FPGA DSP 高速通信 接口設(shè)計(jì)
基于FPGA+DSP架構(gòu)的高速通信接口設(shè)計(jì)與實(shí)現(xiàn)
- 開關(guān)電源已普遍運(yùn)用在當(dāng)前的各類電子設(shè)備上,其單位功率密度也在不斷地提高.高功率密度的定義從1991年的25w/...
- 關(guān)鍵字： FPGA DSP架構(gòu) 高速通信
基于DSP與單片機(jī)的一種高速通信實(shí)現(xiàn)方案
- 摘 要：介紹了一種利用雙口RAM實(shí)現(xiàn)DSP與單片機(jī)高速數(shù)據(jù)通信的方法，給出了它們之間的接口電路以及軟件實(shí)現(xiàn)方案 ...
- 關(guān)鍵字： 高速通信
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高速通信介紹
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