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          Verilog HDL基礎(chǔ)知識(shí)9之代碼規(guī)范示例

          • 2.Verilog HDL 代碼規(guī)范 模板示例//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights reserved // //   File name    
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          Verilog HDL基礎(chǔ)知識(shí)9之代碼規(guī)范

          • 1.RTL CODE 規(guī)范1.1標(biāo)準(zhǔn)的文件頭在每一個(gè)版塊的開(kāi)頭一定要使用統(tǒng)一的文件頭,其中包括作者名,模塊名,創(chuàng)建日期,概要,更改記錄,版權(quán)等必要信息。 統(tǒng)一使用以下的文件頭:其中*為必需的項(xiàng)目//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights&nbs
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          Verilog HDL基礎(chǔ)知識(shí)8之綜合語(yǔ)句

          • 可綜合語(yǔ)句1.要保證Verilog HDL賦值語(yǔ)句的可綜合性,在建模時(shí)應(yīng)注意以下要點(diǎn):2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語(yǔ)句,如forever、while等。5.不使用用戶自定義原語(yǔ)(UDP元件)。6.盡量使用同步方式設(shè)計(jì)電路。7.除非是關(guān)鍵路徑的設(shè)計(jì),一般不采用調(diào)用門級(jí)元件來(lái)描述設(shè)計(jì)的方法,建議采用行為語(yǔ)句來(lái)完成設(shè)計(jì)。8.用always過(guò)程塊描述組合邏輯,應(yīng)在敏感信號(hào)列表中列出所有的輸入信號(hào)。9.所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位,在使用FPGA實(shí)現(xiàn)設(shè)計(jì)時(shí),應(yīng)盡量使
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          Verilog HDL基礎(chǔ)知識(shí)7之模塊例化

          • Verilog使用模塊(module)的概念來(lái)代表一個(gè)基本的功能塊。一個(gè)模塊可以是一個(gè)元件,也可以是低層次模塊的組合。常用的設(shè)計(jì)方法是使用元件構(gòu)建在設(shè)計(jì)中多個(gè)地方使用的功能塊,以便進(jìn)行代碼重用。模塊通過(guò)接口(輸入和輸出)被高層的模塊調(diào)用,但隱藏了內(nèi)部的實(shí)現(xiàn)細(xì)節(jié)。這樣就使得設(shè)計(jì)者可以方便地對(duì)某個(gè)模塊進(jìn)行修改,而不影響設(shè)計(jì)的其他部分。在verilog中,模塊聲明由關(guān)鍵字module開(kāi)始,關(guān)鍵字endmodule則必須出現(xiàn)在模塊定義的結(jié)尾。每個(gè)模塊必須具有一個(gè)模塊名,由它唯一地標(biāo)識(shí)這個(gè)模塊。模塊的端口列表則描述
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          Verilog HDL基礎(chǔ)知識(shí)6之語(yǔ)法結(jié)構(gòu)

          • 雖然 Verilog 硬件描述語(yǔ)言有很完整的語(yǔ)法結(jié)構(gòu)和系統(tǒng),這些語(yǔ)法結(jié)構(gòu)的應(yīng)用給設(shè)計(jì)描述帶來(lái)很多方便。但是 Verilog是描述硬件電路的,它是建立在硬件電路的基礎(chǔ)上的。有些語(yǔ)法結(jié)構(gòu)是不能與實(shí)際硬件電路對(duì)應(yīng)起來(lái)的,比如 for 循環(huán),它是不能映射成實(shí)際的硬件電路的,因此,Verilog 硬件描述語(yǔ)言分為可綜合和不可綜合語(yǔ)言。下面我們就來(lái)簡(jiǎn)單的介紹一下可綜合與不可綜合。(1) 所謂可綜合,就是我們編寫的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此,我們常用可綜合語(yǔ)句來(lái)描述數(shù)字硬件電路。(2) 所
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          Verilog HDL基礎(chǔ)知識(shí)4之阻塞賦值 & 非阻塞賦值

          • 阻塞賦值語(yǔ)句串行塊語(yǔ)句中的阻塞賦值語(yǔ)句按順序執(zhí)行,它不會(huì)阻塞其后并行塊中語(yǔ)句的執(zhí)行。阻塞賦值語(yǔ)句使用“=”作為賦值符。  例子 阻塞賦值語(yǔ)句  reg x, y, z;  reg [15:0] reg_a, reg_b;  integer count;   // 所有行為語(yǔ)句必須放在 initial 或 always 塊內(nèi)部  initial  begin          x
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          Verilog HDL基礎(chǔ)知識(shí)4之wire & reg

          • 簡(jiǎn)單來(lái)說(shuō)硬件描述語(yǔ)言有兩種用途:1、仿真,2、綜合。對(duì)于wire和reg,也要從這兩個(gè)角度來(lái)考慮。\從仿真的角度來(lái)說(shuō),HDL語(yǔ)言面對(duì)的是編譯器(如Modelsim等),相當(dāng)于軟件思路。 這時(shí): wire對(duì)應(yīng)于連續(xù)賦值,如assignreg對(duì)應(yīng)于過(guò)程賦值,如always,initial\從綜合的角度來(lái)說(shuō),HDL語(yǔ)言面對(duì)的是綜合器(如DC等),要從電路的角度來(lái)考慮。 這時(shí):1、wire型的變量綜合出來(lái)一般是一根導(dǎo)線;2、reg變量在always塊中有兩種情況:(1)、always后的敏感表中是(a or b
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          Verilog HDL基礎(chǔ)知識(shí)3之抽象級(jí)別

          • Verilog可以在三種抽象級(jí)別上進(jìn)行描述:行為級(jí)模型、RTL級(jí)模型和門級(jí)模型。行為級(jí)(behavior level)模型的特點(diǎn)如下。1、它是比較高級(jí)的模型,主要用于testbench。2、它著重于系統(tǒng)行為和算法描述,不在于系統(tǒng)的電路實(shí)現(xiàn)。3、它不可以綜合出門級(jí)模型。4、它的功能描述主要采用高級(jí)語(yǔ)言結(jié)構(gòu),如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級(jí)(register tr
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          Verilog HDL基礎(chǔ)知識(shí)2之運(yùn)算符

          • Verilog HDL 運(yùn)算符介紹算術(shù)運(yùn)算符首先我們介紹的是算術(shù)運(yùn)算符,所謂算術(shù)邏輯運(yùn)算符就是我們常說(shuō)的加、減、乘、除等,這類運(yùn)算符的抽象層級(jí)較高,從數(shù)字邏輯電路實(shí)現(xiàn)上來(lái)看,它們都是基于與、或、非等基礎(chǔ)門邏輯組合實(shí)現(xiàn)的,如下。/是除法運(yùn)算,在做整數(shù)除時(shí)向零方向舍去小數(shù)部分。%是取模運(yùn)算,只可用于整數(shù)運(yùn)算,而其他操作符既可用于整數(shù)運(yùn)算,也可用于實(shí)數(shù)運(yùn)算。例子:我們?cè)谏蓵r(shí)鐘的時(shí)候,必須需選擇合適的timescale和precision。當(dāng)我們使用“PERIOD/2”計(jì)算延遲的時(shí)候,必須保證除法不會(huì)舍棄小數(shù)部
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          Verilog HDL簡(jiǎn)介&基礎(chǔ)知識(shí)1

          • Verilog 是 Verilog HDL 的簡(jiǎn)稱,Verilog HDL 是一種硬件描述語(yǔ)言(HDL:Hardware Description Language),硬件描述語(yǔ)言是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語(yǔ)言。利用這種語(yǔ)言,數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從頂層到底層(從抽象到具體)逐層描述自己的設(shè)計(jì)思想,用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后,利用電子設(shè)計(jì)自動(dòng)化(EDA)工具,逐層進(jìn)行仿真驗(yàn)證,再把其中需要變?yōu)閷?shí)際電路的模塊組合,經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。接下去,再用專用
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          實(shí)驗(yàn)22 4位串行累加器

          • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法;(2)通過(guò)實(shí)驗(yàn)了解累加器的意義及原理方法(3)掌握使用Verilog HDL語(yǔ)言基于FPGA實(shí)現(xiàn)累加器的原理及實(shí)現(xiàn)方法實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)4位串行累加器,電路原理框圖如圖所示,在開(kāi)關(guān)K處設(shè)置串行輸入數(shù)據(jù),在CP端輸入8個(gè)脈沖,將完成一次,兩個(gè)四位串行數(shù)據(jù)的相加,結(jié)果存D-A中。實(shí)驗(yàn)原理根據(jù)上述電路框圖,可以分割系統(tǒng)任務(wù)。累加器是一個(gè)具有特殊功能的二進(jìn)制寄存器,可以存放計(jì)算產(chǎn)生的中間結(jié)果,省去了計(jì)算單元的讀取操作,能加快計(jì)算單
          • 關(guān)鍵字: 累加器  FPGA  Lattice Diamond  Verilog HDL  

          實(shí)驗(yàn)21:智力競(jìng)賽搶答器

          • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法;(2)通過(guò)實(shí)驗(yàn)理解和掌握搶答器原理;(3)學(xué)習(xí)用Verilog HDL描述方法描述搶答器。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)智力競(jìng)賽搶答器,帶復(fù)位和主持人控制功能。一共4組選手,用開(kāi)關(guān)k1,k2,k3,k4表示主持人復(fù)位開(kāi)始搶答,獲得搶答的選手顯示對(duì)應(yīng)led,答題時(shí)間超過(guò)30秒報(bào)警每位選手初始分?jǐn)?shù)5分(RESET復(fù)位),主持人控制加分減分按鍵,每次增加或減少1分(最多9分),答題選手分?jǐn)?shù)顯示在數(shù)碼管實(shí)驗(yàn)原理根據(jù)搶答器的功能,
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          實(shí)驗(yàn)20:步進(jìn)電機(jī)2

          • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法;(2)通過(guò)實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)技術(shù)與實(shí)現(xiàn)方法;(3)學(xué)習(xí)用Verilog HDL行為描述方法描述步進(jìn)電機(jī)。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)設(shè)計(jì)一個(gè)步進(jìn)電機(jī)運(yùn)行控制電路,A、B、C、D分別表示步進(jìn)電機(jī)的四相繞組,步進(jìn)電機(jī)按四相四拍的方式運(yùn)行。如要求電機(jī)正傳時(shí),控制端T=1,電機(jī)的四相繞組的通電順序?yàn)锳C—DA—BD—CB—AC……如要求電機(jī)反傳時(shí),控制端T=0,電機(jī)的四相繞組的通電順序?yàn)锳C—CB—BD—DA—AC……。實(shí)驗(yàn)原理為了
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          實(shí)驗(yàn)19:步進(jìn)電機(jī)1

          • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法;(2)通過(guò)實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)的原理和設(shè)計(jì)方法;(3)學(xué)習(xí)用Verilog HDL描述一個(gè)步進(jìn)電機(jī)電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)控制四相繞組的步進(jìn)電機(jī)電機(jī)正轉(zhuǎn)、反轉(zhuǎn)、停止的控制電路。要求如下:電機(jī)運(yùn)轉(zhuǎn)規(guī)律為:正轉(zhuǎn)30s→停10s→反轉(zhuǎn)30s→停10s→正轉(zhuǎn)30s……實(shí)驗(yàn)原理步進(jìn)電機(jī)是將電脈沖信號(hào)轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開(kāi)環(huán)控制元步進(jìn)電機(jī)件。當(dāng)電流流過(guò)定子繞組時(shí),定子繞組產(chǎn)生一矢量磁場(chǎng)。該磁場(chǎng)會(huì)帶動(dòng)轉(zhuǎn)子旋轉(zhuǎn)一角度,使得轉(zhuǎn)
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          實(shí)驗(yàn)18:秒表計(jì)數(shù)器

          • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法;(2)通過(guò)實(shí)驗(yàn)理解和掌握計(jì)數(shù)器原理;(3)掌握用Verilog HDL數(shù)據(jù)流和行為級(jí)描述寄存器單元的方法。實(shí)驗(yàn)任務(wù)設(shè)計(jì)簡(jiǎn)單秒表(60進(jìn)制),并要求帶啟動(dòng)、復(fù)位、暫停功能。實(shí)驗(yàn)原理如下所示,秒表(60進(jìn)制)即顯示從00到59循環(huán)跳轉(zhuǎn)計(jì)數(shù)。并且通過(guò)開(kāi)關(guān)設(shè)置,達(dá)到復(fù)位至00,任意時(shí)刻暫停和啟動(dòng)的功能。我們通過(guò)將開(kāi)發(fā)板的12M晶振分頻(參考分頻程序)出1Hz的計(jì)時(shí)頻率,實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號(hào)計(jì)時(shí)。通過(guò)
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