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24位、250kSPS單電源數(shù)據(jù)采集系統(tǒng)
- 優(yōu)勢和特點24位250kSPSADC系統(tǒng)工業(yè)信號電平單電源應(yīng)用：儀器儀表可編程邏輯控制和分布式控制系統(tǒng)電子測試和測量電路功能與優(yōu)勢對工業(yè)電平信號進行采樣時，必須提供快速高...
- 關(guān)鍵字： 24位 250kSPS 單電源 數(shù)據(jù)采集
24位模數(shù)轉(zhuǎn)換器AD7713及其應(yīng)用
- AD7713的AD公司的24位sum;-Delta;型模數(shù)據(jù)轉(zhuǎn)換,該芯片線性度好,轉(zhuǎn)換精度高,并具有校準方式多、數(shù)據(jù)轉(zhuǎn)換率可程控、功耗低(動態(tài)工作方式下的功耗典型值為3.5mW,掉電方式下為35mu;W)等特點,非常適合于高精度、低功耗
- 關(guān)鍵字： 7713 AD 24位 模數(shù)轉(zhuǎn)換器
基于FPGA的24×24位低功耗乘法器的設(shè)計
- 通過對現(xiàn)有編碼算法的改進，提出一種新的編碼算法，它降低功耗的方法是通過減少部分積的數(shù)量來實現(xiàn)的。因為乘法器的運算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實現(xiàn)功耗的減低。在部分積的累加過程中．又對用到的傳統(tǒng)全加器和半加器進行了必要的改進，避免了CMOS輸入信號不必要的翻轉(zhuǎn)，從而降低了乘法器的動態(tài)功耗。通過在Altera公司的FPGA芯片EP2CTOF896C中進行功耗測試，給出了測試結(jié)果，并與現(xiàn)有的兩種編碼算法進行了比較。功耗分別降低3．5％和8．4％。
- 關(guān)鍵字： FPGA 24位 低功耗 乘法器
24位A／D轉(zhuǎn)換稱重數(shù)據(jù)采集系統(tǒng)
- 摘要：研究一種用于組合秤和選別秤的高精度數(shù)據(jù)采集系統(tǒng)，采用具有24位分辨率的∑－△模數(shù)轉(zhuǎn)換器高性能片上系統(tǒng)(SoC)MSC1210和應(yīng)變式稱重傳感器設(shè)計稱重數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)可應(yīng)用于組合稱重設(shè)備、選別設(shè)備，并具有
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