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基于FPGA的8段數(shù)碼管動態(tài)顯示IP核設計
- 設計基于FPGA的8段數(shù)碼管動態(tài)顯示IP核,介紹8段數(shù)碼管內部結構及其驅動顯示方式和IP核設計方法,給出8段數(shù)碼管動態(tài)顯示IP核的Verilog HDL程序源代碼及其C語言驅動程序。此IP核可例化成1~8個共陰極(或共陽極)數(shù)碼管控制器,能方便地控制1~8個數(shù)碼管同時顯示數(shù)字和小數(shù)點位。測試結果表明,該IP核工作可靠、穩(wěn)定,可直接應用于電子設計中。
- 關鍵字: FPGA 8段數(shù)碼管 動態(tài)顯示 IP核
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8段數(shù)碼管介紹
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