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芯測(cè)科技提供便捷版內(nèi)存測(cè)試方案EZ-BIST

　　中美貿(mào)易戰(zhàn)持續(xù)延燒，引發(fā)后續(xù)波及全球的貿(mào)易戰(zhàn)爭(zhēng)，當(dāng)中更是突顯知識(shí)產(chǎn)權(quán)合法的重要性。有鑒于此，深耕于開(kāi)發(fā)內(nèi)存測(cè)試與修復(fù)技術(shù)的芯測(cè)科技(iSTART-Tek，簡(jiǎn)稱iSTART)為了協(xié)助客戶對(duì)知識(shí)產(chǎn)權(quán)領(lǐng)域規(guī)避?chē)?yán)重失信的風(fēng)險(xiǎn)，日前推出最新便捷版內(nèi)存內(nèi)建式自我測(cè)試(MBIST)測(cè)試方案「EZ-BIST」，適用于MCU相關(guān)的系統(tǒng)芯片開(kāi)發(fā)商。采用芯測(cè)科技(iSTART)所提供低成本且高效率的內(nèi)存測(cè)試開(kāi)發(fā)工具，可協(xié)助客戶快速的開(kāi)發(fā)產(chǎn)品，避免忽略內(nèi)存測(cè)試的細(xì)節(jié)而導(dǎo)致產(chǎn)品良率下降，而其適用的應(yīng)用如觸控屏、指紋辨識(shí)、語(yǔ)音識(shí)
關(guān)鍵字：芯測(cè) EZ-BIST

基于FPGA動(dòng)態(tài)可重構(gòu)技術(shù)的二模冗余MIPS處理器

現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array， FPGA)是基于SRAM的一種硬件電路可重配置電子邏輯器件，可通過(guò)將硬件描述語(yǔ)言編譯生成的硬件配置比特流編程到FPGA中，而使其硬件邏輯發(fā)生改變。
關(guān)鍵字： FPGA SRAM MIPS 存儲(chǔ)器 BIST

瑞薩通過(guò)Mentor的TestKompress/LogicBIST混合解決方案

Mentor Graphics公司(納斯達(dá)克代碼：MENT)日前宣布瑞薩電子正在使用Tessent? TestKompress?/LogicBIST混合解決方案，以應(yīng)對(duì)ISO 26262標(biāo)準(zhǔn)規(guī)定的對(duì)安全很重要的測(cè)試要求。這種混合方法要求的測(cè)試邏輯非常少，從而提供完整的解決方案：既包括用于實(shí)現(xiàn)低每百萬(wàn)缺陷數(shù)量(DPM)的高壓縮率掃描測(cè)試、又有內(nèi)置自檢(BIST)。
關(guān)鍵字：瑞薩 Mentor BIST

安捷倫推出適用于電子測(cè)量的多功能臺(tái)式邊界掃描分析儀

安捷倫科技公司(NYSE：A)日前宣布推出 Agilent x1149 邊界掃描分析儀。
關(guān)鍵字：安捷倫分析儀 BIST x1149

基于BIST的IP核測(cè)試方案設(shè)計(jì)

1 引言　　隨著半導(dǎo)體工藝的發(fā)展，片上系統(tǒng)SOC已成為當(dāng)今一種主流技術(shù)?；贗P復(fù)用的SOC設(shè)計(jì)是通過(guò)用戶自定義邏輯(UDL)和連線將IP核整合為一個(gè)系統(tǒng)，提高了設(shè)計(jì)效率，加快了設(shè)計(jì)過(guò)程，縮短了產(chǎn)品上市時(shí)間。但是隨著設(shè)
關(guān)鍵字： BIST IP核測(cè)試方案設(shè)計(jì)

模擬BIST的四項(xiàng)基本原則

引言　　數(shù)字BIST的工作原理：用一個(gè)LFSR(線性反饋移位寄存器)生成偽隨機(jī)的位模式，并通過(guò)臨時(shí)配置成串行移位 ...
關(guān)鍵字： BIST 基本原則

基于BIST的IP核測(cè)試方案

1 引言　　隨著半導(dǎo)體工藝的發(fā)展，片上系統(tǒng)SOC已成為當(dāng)今一種主流技術(shù)?；贗P復(fù)用的SOC設(shè)計(jì)是通過(guò)用戶自定義邏輯(UDL)和連線將IP核整合為一個(gè)系統(tǒng)，提高了設(shè)計(jì)效率，加快了設(shè)計(jì)過(guò)程，縮短了產(chǎn)品上市時(shí)間。但是隨著設(shè)
關(guān)鍵字： BIST IP核測(cè)試方案

實(shí)用模擬BIST的基本原則

　引言　　大多數(shù)IC設(shè)計(jì)工程師都了解數(shù)字BIST的工作原理。它用一個(gè)LFSR（線性反饋移位寄存器）生成偽隨機(jī)的位模式，并通過(guò)臨時(shí)配置成串行移位寄存器的觸發(fā)器，將這個(gè)位模式加到待測(cè)電路上。數(shù)字BIST亦用相同的觸發(fā)器
關(guān)鍵字： BIST 模擬

基于BIST的編譯碼器IP核測(cè)試

1 引言　　隨著半導(dǎo)體工藝的發(fā)展，片上系統(tǒng)SOC已成為當(dāng)今一種主流技術(shù)。基于IP復(fù)用的SOC設(shè)計(jì)是通過(guò)用戶自定義邏輯(UDL)和連線將IP核整合為一個(gè)系統(tǒng)，提高了設(shè)計(jì)效率，加快了設(shè)計(jì)過(guò)程，縮短了產(chǎn)品上市時(shí)間。但是隨著設(shè)
關(guān)鍵字： BIST 編譯碼器 IP核測(cè)試

BIST在SoC片上嵌入式微處理器核上的應(yīng)用

BIST在SoC片上嵌入式微處理器核上的應(yīng)用,介紹了SoC片上嵌入式微處理器核的一種測(cè)試技術(shù)――片內(nèi)測(cè)試(BIST)。講述了片上系統(tǒng)的由來(lái)以及兩個(gè)重要特點(diǎn)。與傳統(tǒng)的測(cè)試方法比較后，討論了MereBIST、LogicBIST等常用BIST測(cè)試技術(shù)的結(jié)構(gòu)和特點(diǎn)，分析了這幾種測(cè)試方法的優(yōu)缺點(diǎn)。
關(guān)鍵字：應(yīng)用微處理器嵌入式 SoC BIST

基于LFSR優(yōu)化的BIST低功耗設(shè)計(jì)

在BIST(內(nèi)建自測(cè)試)過(guò)程中，線性反饋移位寄存器作為測(cè)試矢量生成器，為保障故障覆蓋率，會(huì)產(chǎn)生很長(zhǎng)的測(cè)
試矢量，從而消耗了大量功耗。在分析BIST結(jié)構(gòu)和功耗模型的基礎(chǔ)上，針對(duì)test―per―scan和test―per―clock兩大BIST類型，介紹了幾種基于LFSR(線性反饋移位寄存器)優(yōu)化的低功耗BIST測(cè)試方法，設(shè)計(jì)和改進(jìn)可測(cè)性設(shè)計(jì)電路，研究合理的測(cè)試策略和測(cè)試矢量生成技術(shù)，實(shí)現(xiàn)測(cè)試低功耗要求。
關(guān)鍵字： LFSR BIST 低功耗設(shè)計(jì)

微捷碼向LogicVision提供ATPG技術(shù)授權(quán)

美國(guó)加州圣荷塞，芯片設(shè)計(jì)解決方案供應(yīng)商微捷碼（Magma®）設(shè)計(jì)自動(dòng)化有限公司日前宣布，公司已向領(lǐng)先的半導(dǎo)體內(nèi)置自測(cè)（BIST）和診斷解決方案提供商LogicVision公司提供了自動(dòng)測(cè)試向量生成（ATPG）技術(shù)的授權(quán)。通過(guò)這項(xiàng)協(xié)議，LogicVision公司將能夠更快拓展產(chǎn)品組合，為客戶提供更全面的可測(cè)性設(shè)計(jì)（DFT）功能以改善測(cè)試質(zhì)量、縮短納米IC設(shè)計(jì)周期并降低納米IC成本。此外，兩家公司還簽署了一份單獨(dú)協(xié)議
關(guān)鍵字：微捷碼 BIST ATPG DFT IC

直接合成方法簡(jiǎn)化串行數(shù)據(jù)接收機(jī)極限測(cè)試

　　多年來(lái)，寬同步并行總線一直是在數(shù)字設(shè)備之間交換數(shù)據(jù)的既定的實(shí)現(xiàn)技術(shù)。但是，定時(shí)問(wèn)題一直“折磨著”較高時(shí)鐘頻率和數(shù)據(jù)速率的并行總線，嚴(yán)重地限制了它們滿足服務(wù)器和圖形系統(tǒng)中更高速計(jì)算結(jié)構(gòu)需求的能力。在過(guò)去幾年中，串行總線技術(shù)的普遍實(shí)施變革了計(jì)算行業(yè)。串行總線只發(fā)送一條碼流，“自行獲得時(shí)鐘輸入”，從而消除了與并行技術(shù)有關(guān)的定時(shí)偏移。在串行傳輸中，同步遠(yuǎn)不是什么問(wèn)題，解決了對(duì)整體吞吐量的結(jié)構(gòu)限制。結(jié)果，串行數(shù)據(jù)速率已經(jīng)提高到1Gb/s以上，當(dāng)前實(shí)現(xiàn)方案已經(jīng)接近3
關(guān)鍵字： AWG BIST 串行

沒(méi)有ATE生成向量的精密測(cè)試(04-100)

　　消費(fèi)類電子產(chǎn)品正在變得更復(fù)雜和更快速，因而使得測(cè)試成本成為問(wèn)題。大的和復(fù)雜的SoC往往是消費(fèi)類產(chǎn)品的心臟，不管它們的性能多么先進(jìn)，其成本必須是低的。　　各種內(nèi)裝自測(cè)試(BIST)已應(yīng)用于測(cè)試DUT(被測(cè)器件)的內(nèi)部性能，導(dǎo)致產(chǎn)品較低的生產(chǎn)成本。剩下的主要問(wèn)題是快速串行接口(如PCI Express，Serial ATA，F(xiàn)ibreChannel和Serial RapidIO)的全面測(cè)試。這些高速鏈路在計(jì)算、通信和音視頻娛樂(lè)前進(jìn)中是不可缺少的。　　重視測(cè)試成本是一個(gè)重要的問(wèn)題，設(shè)計(jì)人員已應(yīng)用BI
關(guān)鍵字： BIST DUT

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