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Synopsys公司Design Compiler拓樸繪圖技術(shù)助ST加速ASIC設(shè)計
- Synopsys宣布意法半導(dǎo)體在其90nm和65nm 的ASIC設(shè)計流程中，應(yīng)用Design Compiler拓樸繪圖技術(shù)，縮短了整個設(shè)計時間。意法半導(dǎo)體在其ASIC方法集中應(yīng)用Design Compiler拓樸繪圖技術(shù)，從而消除了設(shè)計的反復(fù)(Iteration)，實(shí)現(xiàn)了內(nèi)部設(shè)計團(tuán)隊和外部客戶整個設(shè)計環(huán)節(jié)工作的順暢。 在ASIC模式下，設(shè)計能否按計劃完成，在很多程度上取決于設(shè)計收斂完成前，網(wǎng)表在客戶與ASIC供應(yīng)商間反復(fù)時間的縮短。Design Compil
- 關(guān)鍵字： ASIC設(shè)計 Compiler拓樸繪圖技術(shù) Design ST Synopsys 單片機(jī) 嵌入式系統(tǒng) EDA IC設(shè)計
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compiler拓樸繪圖技術(shù)介紹
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