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dpll 文章 進(jìn)入dpll技術(shù)社區(qū)
基于FPGA全新鎖相倍頻系統(tǒng)的設(shè)計(jì)
- 給出了DPLL的基本概念，闡述了DPLL的缺點(diǎn)，并結(jié)合最新的模擬鎖相和數(shù)字鎖相技術(shù)，提出了一種基于FPGA的全新鎖相倍頻系統(tǒng)的設(shè)計(jì)方法，簡(jiǎn)單地介紹了設(shè)計(jì)的思路、原理及其算法，并對(duì)該方案的性能進(jìn)行了分析，給出了仿真波形。
- 關(guān)鍵字： DPLL 鎖相倍頻系統(tǒng) 模擬鎖相 數(shù)字鎖相
ADI推出四通道、抖動(dòng)衰減時(shí)鐘轉(zhuǎn)換器
- Analog Devices, Inc.(NASDAQ：ADI)全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商，近日推出搭載時(shí)鐘乘法器的多重服務(wù)型自適應(yīng)四通道時(shí)鐘轉(zhuǎn)換器AD9554，該器件可以為多種系統(tǒng)提供抖動(dòng)清除和同步功能，包括同步光纖網(wǎng)絡(luò)(SONET/SDH)。與維持多個(gè)器件不同的時(shí)鐘配置相比，其輸入端嵌入的交叉點(diǎn)開(kāi)關(guān)帶來(lái)了更大的靈活性，降低了擁有成本。AD9554功耗僅為940 mW，同時(shí)還能在430 kHz至941 MHz的輸出范圍內(nèi)產(chǎn)生最多8個(gè)輸出時(shí)鐘，與4個(gè)2 kHz至1 GHz外部輸入?yún)⒖紩r(shí)鐘同
- 關(guān)鍵字： ADI AD9554 DPLL
DSP平臺(tái)的數(shù)控逆變中頻電源的設(shè)計(jì)與實(shí)現(xiàn)
- 摘要：應(yīng)用數(shù)字處理技術(shù)，研究了基于DSP的數(shù)字化控制的中頻逆變電源。給出了基于IGBT的主電路拓?fù)浣Y(jié)構(gòu)，分析了其控制原理，采用基于TMS320F2407型DSP為核心的控制系統(tǒng)，實(shí)現(xiàn)串聯(lián)諧振中頻逆變電源的數(shù)字化控制，以滿足系統(tǒng)控制的實(shí)時(shí)性和靈活性要求。研制了一臺(tái)10kW/10kHz的逆變電源樣機(jī)進(jìn)行實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果驗(yàn)證了設(shè)計(jì)的有效性和可行性。
- 關(guān)鍵字： 逆變電源 DSP IGBT 串聯(lián)諧振 DPLL 201310
基于FPGA的DDS+DPLL跳頻信號(hào)源設(shè)計(jì)
- 摘要：針對(duì)跳頻通信系統(tǒng)有固有噪聲的特點(diǎn)，結(jié)合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點(diǎn)，并采用Altera公司的Quartus-Ⅱ_10．1軟件進(jìn)行設(shè)計(jì)綜合，提出了一種新型的跳頻信號(hào)源。結(jié)果表明，該設(shè)計(jì)中DPLL時(shí)鐘可達(dá)到12
- 關(guān)鍵字： FPGA DPLL DDS 跳頻信號(hào)源
基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)
- 在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時(shí)鐘信號(hào)不僅用于監(jiān)測(cè)輸入碼元信號(hào)，確保收發(fā)同步，而且在獲取幀同步及對(duì)接收的數(shù)字碼元進(jìn)行各種處理的過(guò)程中也為系統(tǒng)提供了一個(gè)基準(zhǔn)
- 關(guān)鍵字： FPGA DPLL 位同步時(shí)鐘
寬頻帶數(shù)字鎖相環(huán)的設(shè)計(jì)及基于FPGA的實(shí)現(xiàn)
- 本文簡(jiǎn)要介紹了在FPGA中實(shí)現(xiàn)全數(shù)字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數(shù)據(jù)通信時(shí)的同步時(shí)鐘不穩(wěn)定時(shí)的快速恢復(fù)問(wèn)題； 并重點(diǎn)介紹了采用可控模數(shù)分頻器實(shí)現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實(shí)現(xiàn)過(guò)程。
- 關(guān)鍵字： DPLL FPGA 數(shù)字環(huán)路濾波器 時(shí)鐘恢復(fù) 寬頻帶
寬頻帶數(shù)字鎖相環(huán)的設(shè)計(jì)及基于FPGA的實(shí)現(xiàn)
- 摘要: 本文簡(jiǎn)要介紹了在FPGA中實(shí)現(xiàn)全數(shù)字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數(shù)據(jù)通信時(shí)的同步時(shí)鐘不穩(wěn)定時(shí)的快速恢復(fù)問(wèn)題； 并重點(diǎn)介紹了采用可控模數(shù)分頻器實(shí)現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實(shí)現(xiàn)過(guò)程。關(guān)鍵詞: DPLL；FPGA；數(shù)字環(huán)路濾波器；時(shí)鐘恢復(fù)；寬頻帶 引言數(shù)字鎖相環(huán)(DPLL)技術(shù)在數(shù)字通信、無(wú)線電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應(yīng)用。與傳統(tǒng)的模擬電路實(shí)現(xiàn)的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調(diào)、易于構(gòu)建高階鎖相環(huán)等優(yōu)
- 關(guān)鍵字： DPLL 單片機(jī) 寬頻帶 嵌入式系統(tǒng) 數(shù)字鎖相環(huán)
基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)
- 摘 要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過(guò)對(duì)所設(shè)計(jì)的鎖相環(huán)進(jìn)行計(jì)算機(jī)仿真和硬件測(cè)試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時(shí)間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬(wàn)次)，要求鎖相環(huán)能夠?qū)π盘?hào)相位快速捕獲。因此
- 關(guān)鍵字： FPGA VHDL 捕獲時(shí)間 數(shù)字鎖相環(huán)(DPLL)
全數(shù)字鎖相環(huán)的設(shè)計(jì)
- 摘要：本文在說(shuō)明全數(shù)字鎖相環(huán)的基礎(chǔ)上，提出了一種利用FPGA設(shè)計(jì)一階全數(shù)字鎖相環(huán)的方法，并給出了關(guān)鍵部件的RTL可綜合代碼，并結(jié)合本設(shè)計(jì)的一些仿真波形詳細(xì)描述了數(shù)字鎖相環(huán)的工作過(guò)程，最后對(duì)一些有關(guān)的問(wèn)題進(jìn)行了討論。關(guān)鍵詞：全數(shù)字鎖相環(huán)；DPLL；FSK；FPGA 引言鎖相環(huán)(PLL)技術(shù)在眾多領(lǐng)域得到了廣泛的應(yīng)用。如信號(hào)處理，調(diào)制解調(diào)，時(shí)鐘同步，倍頻，頻率綜合等都應(yīng)用到了鎖相環(huán)技術(shù)。傳統(tǒng)的鎖相環(huán)由模擬電路實(shí)現(xiàn)，而全數(shù)字鎖相環(huán)(DPLL)與傳統(tǒng)的模擬電路實(shí)現(xiàn)的PLL相比，具有精度高且不受溫度和電壓影響，環(huán)路
- 關(guān)鍵字： DPLL FPGA FSK 全數(shù)字鎖相環(huán)
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dpll介紹
背景知識(shí)：
隨著數(shù)字電路技術(shù)的發(fā)展，數(shù)字鎖相環(huán)在調(diào)制解調(diào)、頻率合成、FM 立體聲解碼、彩色副載波同步、圖象處理等各個(gè)方面得到了廣泛的應(yīng)用。數(shù)字鎖相環(huán)不僅吸收了數(shù)字電路可靠性高、體積小、價(jià)格低等優(yōu)點(diǎn)，還解決了模擬鎖相環(huán)的直流零點(diǎn)漂移、器件飽和及易受電源和環(huán)境溫度變化等缺點(diǎn)，此外還具有對(duì)離散樣值的實(shí)時(shí)處理能力，已成為鎖相技術(shù)發(fā)展的方向。鎖相環(huán)是一個(gè)相位反饋控制系統(tǒng)，在數(shù)字鎖相環(huán)中，由于誤差控制信號(hào) [ 查看詳細(xì) ]
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