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大幅縮減設(shè)計(jì)進(jìn)程 Cadence新設(shè)備為硬件仿真驗(yàn)證提速

當(dāng)前隨著國內(nèi)IC設(shè)計(jì)產(chǎn)業(yè)越來越受關(guān)注，短時(shí)間內(nèi)涌現(xiàn)出海量的IC設(shè)計(jì)初創(chuàng)企業(yè)，對(duì)這些初創(chuàng)或者正在快速成長的IC設(shè)計(jì)企業(yè)來說，如何盡可能縮短設(shè)計(jì)進(jìn)程，加速設(shè)計(jì)上市時(shí)間是一個(gè)不可回避的關(guān)鍵點(diǎn)。作為當(dāng)下幾乎已經(jīng)占據(jù)IC設(shè)計(jì)近60%工作量的仿真與驗(yàn)證環(huán)節(jié)，如果能夠借助先進(jìn)的工具大幅縮短這個(gè)過程所需的時(shí)間，那么將為諸多IC設(shè)計(jì)企業(yè)的產(chǎn)品成功增添重要的砝碼。為了更好地提升IC設(shè)計(jì)客戶的仿真與驗(yàn)證效率，三大EDA公司不斷更新各自的仿真驗(yàn)證工具，希望盡可能將該環(huán)節(jié)的時(shí)間大幅壓縮，其中Cadence選擇推出下一代
關(guān)鍵字： Cadence Palladium Z2 Protium X2 仿真驗(yàn)證

　　楷登電子(美國 Cadence 公司)今日宣布，憑借Cadence? Protium? S1 FPGA原型驗(yàn)證平臺(tái)，晶晨半導(dǎo)體(Amlogic)成功縮短其多媒體系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)的上市時(shí)間?；赑rotium S1平臺(tái)，晶晨加速實(shí)現(xiàn)了軟/硬件(HW/SW)集成流程，上市時(shí)間較傳統(tǒng)軟硬件集成工藝縮短 2 個(gè)月。如需了解Protium S1 FPGA原型設(shè)計(jì)平臺(tái)的詳細(xì)內(nèi)容，請(qǐng)?jiān)L問www.cadence
關(guān)鍵字： Cadence Protium

　　楷登電子(美國?Cadence?公司)今日發(fā)布全新基于FPGA的Protium??S1原型驗(yàn)證平臺(tái)。借由創(chuàng)新的實(shí)現(xiàn)算法，平臺(tái)可顯著提高工程生產(chǎn)效率。Protium?S1與Cadence??Palladium??Z1企業(yè)級(jí)仿真平臺(tái)前端一致，初始設(shè)計(jì)啟動(dòng)速度較傳統(tǒng)FPGA原型平臺(tái)提升80%。Protium?S1采用Xilinx??Virtex??UltraScale??FPGA技術(shù)，設(shè)計(jì)容量比上一代平臺(tái)提升
關(guān)鍵字： Cadence Protium S1

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