EEPW首頁(yè) >>
主題列表 >>
rs觸發(fā)器
rs觸發(fā)器 文章 進(jìn)入rs觸發(fā)器技術(shù)社區(qū)
為什么rs觸發(fā)器可以消除機(jī)械抖動(dòng)
- RS觸發(fā)器可以消除機(jī)械抖動(dòng)的原因是它具有鎖存的功能，可以穩(wěn)定輸入信號(hào)的狀態(tài)。機(jī)械抖動(dòng)是指接觸或按下開關(guān)等機(jī)械裝置時(shí)，因?yàn)闄C(jī)械元件的震動(dòng)或不穩(wěn)定造成的短期的信號(hào)變化。RS觸發(fā)器是一種基本的數(shù)字邏輯電路，它由兩個(gè)輸入（R和S）和兩個(gè)輸出（Q和Q‘）組成。R和S分別代表復(fù)位（Reset）和置位（Set）信號(hào)。當(dāng)R和S都是邏輯低電平時(shí)，RS觸發(fā)器會(huì)保持上一個(gè)狀態(tài)不變。當(dāng)R和S都是邏輯高電平時(shí)，RS觸發(fā)器會(huì)進(jìn)入禁止?fàn)顟B(tài)。而當(dāng)R為邏輯低電平，S為邏輯高電平時(shí)，輸出Q會(huì)被置為高電平（或邏輯“1”），輸出Q’會(huì)被置為低電
- 關(guān)鍵字： RS觸發(fā)器 機(jī)械抖動(dòng) 數(shù)字邏輯電路
實(shí)驗(yàn)11：RS觸發(fā)器
- 實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握RS觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語(yǔ)言行為級(jí)描述方法描述RS觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是描述一個(gè)RS觸發(fā)器電路，并通過(guò)STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號(hào)clk，撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號(hào)S,R，觸發(fā)器的輸出信號(hào)Q和非Q，用來(lái)分別驅(qū)動(dòng)開發(fā)板上的LED，在clk上升沿的驅(qū)動(dòng)下，當(dāng)撥碼開關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應(yīng)變化。實(shí)驗(yàn)原理基本RS觸發(fā)器可以由兩
- 關(guān)鍵字： RS觸發(fā)器 FPGA Lattice Diamond Verilog HDL
| 共5條 1/1 1 |
rs觸發(fā)器介紹
基本RS 觸發(fā)器:
電路結(jié)構(gòu)
把兩個(gè)與非門G1、G2的輸入、輸出端交叉連接，即可構(gòu)成基本RS觸發(fā)器，其邏輯電路如圖7.2.1.(a)所示。它有兩個(gè)輸入端R、S和兩個(gè)輸出端Q、Q。
工作原理
基本RS觸發(fā)器的邏輯方程為：
根據(jù)上述兩個(gè)式子得到它的四種輸入與輸出的關(guān)系:
1.當(dāng)R=1、S=0時(shí)，則Q=0,Q=1,觸發(fā)器置1。 2.當(dāng)R=0、S=1時(shí)，則Q=1,Q=0 [ 查看詳細(xì) ]
rs觸發(fā)器電路
關(guān)于我們 -
廣告服務(wù) -
企業(yè)會(huì)員服務(wù) -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國(guó)際技術(shù)信息咨詢有限公司
京ICP備12027778號(hào)-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國(guó)際技術(shù)信息咨詢有限公司
京ICP備12027778號(hào)-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473