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利用SmartCompile和賽靈思的設計工具進行設計保存(07-100)
- 在FPGA環(huán)境下，設計保存實施比較復雜，需要保存的事項包括：一項設計的HDL描述、一個模塊的綜合網(wǎng)表、約束文件內(nèi)的布局信息，以及在局部比特文件中的配置數(shù)據(jù)。賽靈思集成軟件環(huán)境ISE 9.1i 軟件以新的SmartCompile 技術為特色，其中包含兩種新的方法:SmartGuide和Partitions，這兩種方法可以保存像布局或布線這樣的設計執(zhí)行數(shù)據(jù)，并且可以減少解決問題所花費的時間。 SmartGuide采用命名和拓樸匹配技術來識別一個FPGA設計中相對于以前的實現(xiàn)還沒有發(fā)生改變的各個部分。
- 關鍵字： 賽靈思 SmartCompile
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