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          數(shù)字芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)分享系列文章(第四部分)

          • 本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā),介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合,詳細(xì)講述了在FPGA上使用IP核來開發(fā)ASIC原型項(xiàng)目時(shí),必須認(rèn)真考慮的一些問題。文章從介紹使用預(yù)先定制功能即IP核的必要性開始,通過闡述開發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素,用八個(gè)重要主題詳細(xì)分享了利用ASIC IP來在FPGA上開發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中,我們分享了第五到第六主題,介紹了我們?nèi)绾未_保在FPGA上實(shí)現(xiàn)所需的性能和在時(shí)鐘方面必須加以考量的因素有哪些。本篇文
          • 關(guān)鍵字: 數(shù)字芯片  設(shè)計(jì)驗(yàn)證  SmartDV  

          將ASIC IP核移植到FPGA上——如何確保性能與時(shí)序以完成充滿挑戰(zhàn)的任務(wù)!

          • 本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā),介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合,詳細(xì)講述了在FPGA上使用IP核來開發(fā)ASIC原型項(xiàng)目時(shí),必須認(rèn)真考慮的一些問題。文章從介紹使用預(yù)先定制功能即IP核的必要性開始,通過闡述開發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素,用八個(gè)重要主題詳細(xì)分享了利用ASIC IP來在FPGA上開發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中,我們分享了第二到第四主題,介紹了使用FPGA進(jìn)行原型設(shè)計(jì)時(shí)需要立即想到哪些基本概念、在將專為ASIC技術(shù)而設(shè)計(jì)的I
          • 關(guān)鍵字: ASIC IP  FPGA  SmartDV  

          將ASIC IP核移植到FPGA上——更新概念并推動(dòng)改變以完成充滿挑戰(zhàn)的任務(wù)!

          • 本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā),介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合,詳細(xì)講述了在FPGA上使用IP核來開發(fā)ASIC原型項(xiàng)目時(shí),必須認(rèn)真考慮的一些問題。文章從介紹使用預(yù)先定制功能即IP核的必要性開始,通過闡述開發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素,用八個(gè)重要主題詳細(xì)分享了利用ASIC所用IP來在FPGA上開發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中,我們介紹了將ASIC IP移植到FPGA原型平臺(tái)上的必要性,并對(duì)原型設(shè)計(jì)中各種考量因素進(jìn)行了總體概述,分析開發(fā)A
          • 關(guān)鍵字: ASIC IP  FPGA  SmartDV  

          將ASIC IP核移植到FPGA上——明了需求和詳細(xì)規(guī)劃以完成充滿挑戰(zhàn)的任務(wù)

          • 本文從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā),介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合,詳細(xì)講述了在FPGA上使用IP核來開發(fā)ASIC原型項(xiàng)目時(shí),必須認(rèn)真考慮的一些問題。文章從介紹使用預(yù)先定制功能即IP核的必要性開始,通過闡述開發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素,用八個(gè)重要主題詳細(xì)分享了利用ASIC所用IP來在FPGA上開發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。本篇文章是SmartDV數(shù)字芯片設(shè)計(jì)經(jīng)驗(yàn)分享系列文章的第一篇,作為全球領(lǐng)先的驗(yàn)證解決方案和設(shè)計(jì)IP提供商,SmartDV的產(chǎn)品研發(fā)及
          • 關(guān)鍵字: FPGA  SmartDV  

          定制IP與驗(yàn)證方案為高質(zhì)量芯片設(shè)計(jì)打開大門

          • 中國集成電路設(shè)計(jì)業(yè)在最近十年取得了長足的發(fā)展,這不僅體現(xiàn)在行業(yè)中出現(xiàn)了一大批成功的芯片設(shè)計(jì)企業(yè),他們不斷努力使其產(chǎn)品達(dá)到了世界一流的水平,而且還體現(xiàn)在這些領(lǐng)先的中國企業(yè)已經(jīng)非常善于建立完善的產(chǎn)業(yè)生態(tài),產(chǎn)品進(jìn)入了全球領(lǐng)先的、分布于各個(gè)行業(yè)的品牌廠商(OEM)和設(shè)計(jì)公司,同時(shí)還與各大晶圓代工企業(yè)、包括SmartDV Technologies?這樣的領(lǐng)先硅IP企業(yè)和EDA工具提供商建立了深入的合作關(guān)系。此外,中國本土的IP和EDA工具提供商也長足發(fā)展,開始和包括我們SmartDV這樣的領(lǐng)先廠商展開深度合作,共同
          • 關(guān)鍵字: 定制IP  驗(yàn)證方案  芯片設(shè)計(jì)  SmartDV  智權(quán)  

          Codasip與SmartDV建立伙伴關(guān)系以攜手加速芯片設(shè)計(jì)項(xiàng)目

          • RISC-V定制計(jì)算領(lǐng)域的領(lǐng)導(dǎo)者Codasip日前宣布,其已選擇SmartDV Technologies作為其外設(shè)設(shè)計(jì)硅知識(shí)產(chǎn)權(quán)(IP)的首選提供商。Codasip的客戶現(xiàn)在可以根據(jù)同一授權(quán)協(xié)議和合同去購買一系列精選的SmartDV外設(shè)IP的授權(quán)。這一合作伙伴關(guān)系支持使用Codasip RISC-V處理器的芯片設(shè)計(jì)人員,通過使用已驗(yàn)證過兼容性和集成便捷性等特性的IP來加速和簡(jiǎn)化其設(shè)計(jì)項(xiàng)目。Codasip的系列RISC-V處理器可以通過使用功能強(qiáng)大的Codasip Studio處理器設(shè)計(jì)自動(dòng)化工具進(jìn)行定制。
          • 關(guān)鍵字: Codasip  SmartDV  芯片設(shè)計(jì)  
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