HDL(Hardware Description Language),是硬件描述語言。顧名思義,硬件描述語言就是指對硬件電路進行行為描述、寄存器傳輸描述或者結構化描述的一種新興語言。HDL文本輸入硬件描述語言是用文本的形式描述硬件電路的功能,信號連接關系以及時序關系。它雖然沒有圖形輸入那么直觀,但功能更強,可以進行大規模,多個芯片的數字系統的設計。常用的HDL有ABEL,VHDL和Verilog HDL等。
VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,是一種用于電路設計的高級語言。它在80年代的后期出現。最初是由美國國防部開發出來供美軍用來提高設計的可靠性和縮減開發周期的一種使用范圍較小的設計語言 。VHDL翻譯成中文就是超高速集成電路硬件描述語言,主要是應用在數字電路的設計中。目前,它在中國的應用多數是用在FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位,它也被用來設計ASIC。
VHDL主要用于描述數字系統的結構,行為,功能和接口。除了含有許多具有硬件特征的語句外,VHDL的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計,或稱設計實體(可以是一個元件,一個電路模塊或一個系統)分成外部(或稱可視部分,及端口)和內部(或稱不可視部分),既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后,一旦其內部開發完成后,其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。
· VHDL
·
VHDL 程序舉例
·
Verilog HDL和VHDL的比較