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基于FPGA的高速并行Viterbi譯碼器的設(shè)計與實現(xiàn)
- 針對319卷積編碼,提出一種Viterbi譯碼器的FPGA實現(xiàn)方案。該方案兼顧了資源消耗和譯碼效率,通過有效的時鐘和存儲介質(zhì)復(fù)用,實現(xiàn)了高速并行的譯碼功能,并利用Verilog語言在Xilinx ISE 6.2中進(jìn)行了建模仿真和綜合實現(xiàn)。
- 關(guān)鍵字: 卷積編碼 Viterbi譯碼器 FPGA
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