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基于Wishbone和端點(diǎn)IP的PCIE接口設(shè)計(jì)

摘要：介紹了FPGA內(nèi)嵌的PCI Express硬核端點(diǎn)模塊和Wishbone片上總線規(guī)范。應(yīng)用VHDL語(yǔ)言，編程實(shí)現(xiàn)了Wishbone總線的主從端口，以及TLP包的編碼和解碼功能。在FPGA上運(yùn)行程序并使用Chipscope測(cè)試時(shí)序波形，驗(yàn)證了接口數(shù)
關(guān)鍵字： Wishbone PCIE 接口設(shè)計(jì)

基于片內(nèi)WISHBONE總線的高速緩存一致性實(shí)現(xiàn),摘要：基于IP可重用的設(shè)計(jì)方法，利用WISHBONE總線協(xié)議，把兩個(gè)已成功開(kāi)發(fā)出的具有自主知識(shí)產(chǎn)權(quán)的THUMP內(nèi)核在一個(gè)芯片上，實(shí)現(xiàn)了片上多處理器FPGA。開(kāi)發(fā)重點(diǎn)是實(shí)現(xiàn)基于片內(nèi)WISHBONE總線的高速緩存一致性協(xié)議。關(guān)鍵詞：
關(guān)鍵字：一致性實(shí)現(xiàn) 高速總線 WISHBONE 基于

摘要針對(duì)機(jī)載信息采集系統(tǒng)可靠性、數(shù)據(jù)管理高效性以及硬件成本的需求，介紹了基于硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)的SDX總線與Wishbo ne總線接口轉(zhuǎn)化的設(shè)計(jì)與實(shí)現(xiàn)，并通過(guò)Modelsim進(jìn)行功能仿真，在QuartusⅡ軟件平臺(tái)上綜
關(guān)鍵字： Wishbone FPGA SDX 總線

摘要：介紹了一種基于Wishbone總線的UART IP核的設(shè)計(jì)方法。該設(shè)計(jì)采用了自頂向下的模塊化劃分和有限狀態(tài)機(jī)相結(jié)合的方法，由于其應(yīng)用了標(biāo)準(zhǔn)的Wishbone總線接口，從而使微機(jī)系統(tǒng)與串行設(shè)備之間的通信更加靈活方便。驗(yàn)證
關(guān)鍵字： IP 設(shè)計(jì) UART 總線 Wishbone 基于

　　日前，Altium 宣布推出擁有 100 多項(xiàng)新特性的最新版一體化電子產(chǎn)品設(shè)計(jì)解決方案，從而使截然不同的設(shè)計(jì)領(lǐng)域進(jìn)一步實(shí)現(xiàn)了關(guān)聯(lián)融合。　　首次實(shí)現(xiàn)與機(jī)械領(lǐng)域的真正協(xié)作　　電子產(chǎn)品通常需要某種形式的包裝與外殼，但傳統(tǒng)上電子設(shè)計(jì)人員與機(jī)械設(shè)計(jì)人員之間鮮有聯(lián)系。要將電子產(chǎn)品放進(jìn)機(jī)械外殼中，過(guò)去更多是靠運(yùn)氣，而非通過(guò)良好的管理來(lái)實(shí)現(xiàn)。　　Altium 推出了一款可真正解決這些問(wèn)題的高效解決方案，能將電子設(shè)計(jì) (ECAD) 與外殼的機(jī)械設(shè)計(jì) (MCAD) 工作相互匹配聯(lián)系，徹底改變了現(xiàn)狀。如今，電子
關(guān)鍵字： Altium 電子產(chǎn)品 ECAD MCAD FPGA wishbone

討論了PCI主橋的應(yīng)用和Wishbone片上總線技術(shù)，詳細(xì)介紹了基于Wishbone總線的PCI Bridge核的功能、內(nèi)部結(jié)構(gòu)和操作方式。實(shí)驗(yàn)證明，在PCI系統(tǒng)中使用PCI Bridge核進(jìn)行開(kāi)發(fā)設(shè)計(jì)，電路簡(jiǎn)潔，使用方便靈活。
關(guān)鍵字： Bridge 研究 PCI 總線 Wishbone 基于

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