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Cadence宣布使用ARM和IBM工藝技術(shù)流片14納米測試芯片
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，日前宣布流片了一款14納米測試芯片，使用IBM的FinFET工藝技術(shù)設(shè)計(jì)實(shí)現(xiàn)了一顆ARM Cortex-M0處理器。這次成功流片是三家技術(shù)領(lǐng)先企業(yè)緊密合作的結(jié)果，他們一起建立了一個產(chǎn)品體系，解決基于14納米FinFET的設(shè)計(jì)流程中內(nèi)在的從設(shè)計(jì)到生產(chǎn)的過程中出現(xiàn)的新挑戰(zhàn)。
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兩大對手瓜分MIPS 誰贏誰輸
- MIPS要被收購這個事情其實(shí)也算折騰了挺長的時間，總算是塵埃落定。曾經(jīng)了解過MIPS的歷史，說實(shí)話很可惜的是MIPS這么經(jīng)典的處理器架構(gòu)一直沒有真正的商業(yè)化運(yùn)作到出色，據(jù)說，當(dāng)初MIPS作為最經(jīng)典的RISC還是很有市場價(jià)值的，但是一次被收購后的架構(gòu)私有化徹底讓MIPS喪失了市場機(jī)遇，并且目送ARM一步步走向成功。而目前只能在專用處理器方面顯示實(shí)力的MIPS最大的遺憾
- 關(guān)鍵字： MIPS Imagination ARM 處理器架構(gòu)
德州儀器推出一體化企業(yè)平板電腦解決方案
- 日前，德州儀器 (TI) 與其設(shè)計(jì)網(wǎng)絡(luò)成員 AllGo Embedded Systems 聯(lián)袂宣布推出一款全新一體化 Electronic Tablet (eTAB) 參考設(shè)計(jì)，幫助開發(fā)人員在短短 3 個月內(nèi)即向市場推出完整的可定制企業(yè)平板電腦。高集成度的 eTAB 參考設(shè)計(jì)進(jìn)一步加強(qiáng)了 TI 對工業(yè)、醫(yī)療、教育、零售、家庭以及樓宇自動化等快速增長行業(yè)的創(chuàng)新支持力度。
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FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機(jī)勵磁控制系統(tǒng)
- FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機(jī)勵磁控制系統(tǒng) 1系統(tǒng)簡介3/3相雙繞組感應(yīng)發(fā)電機(jī)帶有兩個繞組：勵磁補(bǔ)償繞組和功率繞組，如圖1所示。勵磁補(bǔ)償繞組上接一個電力電子變換裝置，用來提供感應(yīng)發(fā)電機(jī)需要的無功功率，使功率繞
- 關(guān)鍵字： FPGA 雙繞組 感應(yīng)發(fā)電機(jī) 勵磁控制
智能手機(jī)到服務(wù)器64位ARMv8處理器想一鍋端?
- ARM公司日前宣布推出新款64位ARMv8架構(gòu)ARM Cortex-A50處理器系列產(chǎn)品，率先推出的是Cortex-A53與Cortex-A57處理器，以最新節(jié)能64位處理技術(shù)與現(xiàn)有32位處理技術(shù)的擴(kuò)展升級，首批采用該架構(gòu)的設(shè)備有望于2014年發(fā)貨。目前，AMD、博通、Calxeda、海思(HiSilicon)、三星和意法半導(dǎo)體已獲得Cortex-A50系列架構(gòu)授權(quán)。 ARM有史以來最重要的發(fā)布 ARM首席商務(wù)官M(fèi)ike Inglis在發(fā)布會上表示，“Cortex-A50處理器
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免費(fèi)的 I/O：改進(jìn) FPGA 時鐘分配控制(圖)
- 同步數(shù)字系統(tǒng)中的時鐘信號(如遠(yuǎn)程通信中使用的)為系統(tǒng)中的數(shù)據(jù)傳送定義了時間基準(zhǔn)。一個時鐘分配網(wǎng)絡(luò)由多個時鐘信號組成，由一個點(diǎn)將所有信號分配給需要時鐘信號的所有組件。因?yàn)闀r鐘信號執(zhí)行關(guān)鍵的系統(tǒng)功能，很顯然應(yīng)給予更多的關(guān)注，不僅在時鐘的特性(即偏移和抖動)方面，還有那些組成時鐘分配網(wǎng)絡(luò)的組件。 FPGA開發(fā)團(tuán)隊(duì)不斷面臨過于繁瑣、復(fù)雜的時鐘網(wǎng)絡(luò)的挑戰(zhàn)。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設(shè)計(jì)更改的需要，迫使設(shè)計(jì)人員重新審視時鐘網(wǎng)絡(luò)。本文將探討FPGA時鐘分配控制方面的挑戰(zhàn)
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基于FPGA的時鐘頻率同步設(shè)計(jì)與應(yīng)用
- 網(wǎng)絡(luò)化運(yùn)動控制是未來運(yùn)動控制的發(fā)展趨勢，隨著高速加工技術(shù)的發(fā)展，對網(wǎng)絡(luò)節(jié)點(diǎn)間的時間同步精度提出了更高的要求。如造紙機(jī)械，運(yùn)行速度為1 500～1 800m/min，同步運(yùn)行的電機(jī)之間1μs的時間同步誤差將造成30 μm的運(yùn)動誤差。高速加工中心中加工速度為120 m/min時，伺服電機(jī)之間1μs的時間同步誤差，將造成2 μm的加工誤差，影響了加工精度的提高。 分布式網(wǎng)絡(luò)中節(jié)點(diǎn)的時鐘通常是采用晶振+計(jì)數(shù)器的方式來實(shí)現(xiàn)，由于晶振本身的精度以及穩(wěn)定性問題，造成了時間運(yùn)行的誤差。時
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第二代串行 RapidIO 和低成本、低功耗的 FPGA(圖)
- 隨著諸如無線、有線和醫(yī)療/圖像處理應(yīng)用的帶寬需求不斷提高，設(shè)計(jì)師們必須依賴必要的工具集來獲得其所需的實(shí)時信號處理功能。在無線領(lǐng)域，例如現(xiàn)有的3G 網(wǎng)絡(luò)覆蓋，如HSPA+和EV-DO(即3G+)以及現(xiàn)在新興的4G部署，主要的關(guān)注焦點(diǎn)在于數(shù)據(jù)吞吐量和回傳的要求。它們要能夠支持迅速增長的用戶群，以及使用這些技術(shù)實(shí)現(xiàn)的無數(shù)視頻和數(shù)據(jù)應(yīng)用。因此就需要高速處理能力，以及同樣重要的高度可靠、高吞吐量和低延遲的接口協(xié)議，來支持這些應(yīng)用中所必需的各種DSP(DSP farm)、協(xié)同處理和橋接應(yīng)用的需要。并且與大多數(shù)系統(tǒng)
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FPGA在TD-SCDMA通用開發(fā)平臺中的應(yīng)用
- 摘要：隨著FPGA容量、功能以及可靠性的不斷提高，采用FPGA設(shè)計(jì)數(shù)字電路已經(jīng)成為數(shù)字電路系統(tǒng)領(lǐng)域的主要設(shè)計(jì)方式。在以DSP為主處理器，F(xiàn)PGA為協(xié)處理器，基于“軟件無線電”技術(shù)的TD-SCDMA通用開發(fā)平臺中，成功地采用FPGA完成一系列數(shù)據(jù)量大、重復(fù)性強(qiáng)、速度要求高的數(shù)字信號處理運(yùn)算和相關(guān)數(shù)據(jù)接口。在這種平臺中采用不同的軟件，便可以對TD-SCDMA協(xié)議棧軟件、物理層軟件、手機(jī)芯片和移動終端等相關(guān)產(chǎn)品進(jìn)行測試驗(yàn)證，具有很好的市場前景。 隨著微電子技術(shù)的飛速
- 關(guān)鍵字： FPGA TD-SCDMA
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