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從可編程器件發(fā)展看FPGA未來趨勢

從可編程器件發(fā)展看FPGA未來趨勢-可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為4個(gè)階段，即從20世紀(jì)70年代初到70年代中為第1段，20世紀(jì)70年代中到80年代中為第2階段，20世紀(jì)80年代到90年代末為第3階段，20世紀(jì)90年代末到目前為第4階段。
關(guān)鍵字： FPGA 可編程器件賽靈思

底層內(nèi)嵌功能單元與軟核、硬核以及固核

底層內(nèi)嵌功能單元與軟核、硬核以及固核-內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA 成為了系統(tǒng)級的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC 平臺過渡。
關(guān)鍵字： FPGA 賽靈思 DLL

數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM

數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM-業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時(shí)鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進(jìn)的FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過濾功能。
關(guān)鍵字：數(shù)字時(shí)鐘管理 FPGA 賽靈思

FPGA主要功能模塊介紹(1)

FPGA主要功能模塊介紹(1)-可編程輸入/ 輸出單元簡稱I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/ 輸出信號的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖2-4 所示。FPGA 內(nèi)的I/O 按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。
關(guān)鍵字： FPGA CLB 賽靈思

Verilog HDL簡明教程(part1)

Verilog HDL簡明教程(part1)-Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。
關(guān)鍵字： VerilogHDL FPGA

FPGA基本知識與發(fā)展趨勢（part2）

FPGA基本知識與發(fā)展趨勢（part2）-由于基于LUT 的FPGA 具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。
關(guān)鍵字： FPGA 賽靈思 EPROM

FPGA實(shí)戰(zhàn)開發(fā)技巧（10）

FPGA實(shí)戰(zhàn)開發(fā)技巧（10）-串行Flash的特點(diǎn)是占用管腳比較少，作為系統(tǒng)的數(shù)據(jù)存貯非常合適，一般都是采用串行外設(shè)接口(SPI 總線接口)。Flash 存貯器與EEPROM根本不同的特征就是EEPROM可以按字節(jié)進(jìn)行數(shù)據(jù)的改寫，而Flash只能先擦除一個(gè)區(qū)間，然后改寫其內(nèi)容。
關(guān)鍵字： FPGA 賽靈思 EEPROM

FPGA實(shí)戰(zhàn)開發(fā)技巧（9）

FPGA實(shí)戰(zhàn)開發(fā)技巧（9）-FPGA配置方式靈活多樣，根據(jù)芯片是否能夠自己主動(dòng)加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存儲(chǔ)器中的配置比特流，配置所需的時(shí)鐘信號( 稱為CCLK) 由FPGA內(nèi)部產(chǎn)生，且FPGA控制整個(gè)配置過程
關(guān)鍵字： FPGA 賽靈思 JTAG

FPGA實(shí)戰(zhàn)開發(fā)技巧（8）

FPGA實(shí)戰(zhàn)開發(fā)技巧（8）-FPGA 設(shè)計(jì)的時(shí)序性能是由物理器件、用戶代碼設(shè)計(jì)以及EDA 軟件共同決定的，忽略了任何一方面的因素，都會(huì)對時(shí)序性能有很大的影響。本節(jié)主要給出大規(guī)模設(shè)計(jì)中，賽靈思物理器件和EDA 軟件的最優(yōu)使用方案。
關(guān)鍵字： FPGA 賽靈思 EDA

什么是FPGA，ASIC，如何設(shè)計(jì)一個(gè)適用于它們的供電系統(tǒng)

什么是FPGA，ASIC，如何設(shè)計(jì)一個(gè)適用于它們的供電系統(tǒng)-目前，在集成電路界ASIC被認(rèn)為是一種為專門目的而設(shè)計(jì)的集成電路。是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。ASIC的特點(diǎn)是面向特定用戶的需求，ASIC在批量生產(chǎn)時(shí)與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低等優(yōu)點(diǎn)
關(guān)鍵字： fpga asic 電源

PCB電路板設(shè)計(jì)必看常識！單層FPC/雙面FPC/多層FPC有何區(qū)別，自學(xué)材料

PCB電路板設(shè)計(jì)必看常識！單層FPC/雙面FPC/多層FPC有何區(qū)別，自學(xué)材料-雖然電路板廠的工程師不參與設(shè)計(jì)電路板，而是由客戶出原始設(shè)計(jì)資料再制成公司內(nèi)部的PCB電路板制作資料，但通過多年的實(shí)踐經(jīng)驗(yàn)，工程師們對PCB電路板的設(shè)計(jì)早已有所積累，總結(jié)如下僅供參考：
關(guān)鍵字： fpga fpc pda

FPGA技術(shù)協(xié)助嵌入式系統(tǒng)競逐于機(jī)器學(xué)習(xí)之路

FPGA技術(shù)協(xié)助嵌入式系統(tǒng)競逐于機(jī)器學(xué)習(xí)之路-機(jī)器學(xué)習(xí)技術(shù)是人工智能的一個(gè)重要科學(xué)發(fā)展，透過在經(jīng)驗(yàn)學(xué)習(xí)中改善具體算法的效能，而且用來訓(xùn)練的數(shù)據(jù)越多，所學(xué)習(xí)出來的結(jié)果越好，為了處理分析大量圖像或是語音等辨識的機(jī)器學(xué)習(xí)算法數(shù)據(jù)，需要采用GPU芯片所打造的高速平行運(yùn)算處理的類神經(jīng)網(wǎng)絡(luò)超級計(jì)算機(jī)，利用諸如Tensorflow、Caffe等深度學(xué)習(xí)框架(Framework)等工具，來發(fā)展有效的算法。
關(guān)鍵字： FPGA 嵌入式人工智能

合理使用JTAG和IMPACT幫助你調(diào)試FPGA不能啟動(dòng)的問題

合理使用JTAG和IMPACT幫助你調(diào)試FPGA不能啟動(dòng)的問題-本來想著把GTX后面兩篇博文找時(shí)間寫了，但是最近實(shí)在是忙，一直在搭圖像處理的AXI框架和整FPGA-DSP雙平臺的板子，下面先和大家分享一下調(diào)試心得。
關(guān)鍵字： JTAG MPACT FPGA

手把手教你FPGA與RT以及Host端通信

手把手教你FPGA與RT以及Host端通信-在ECM中，會(huì)涉及到FPGA、RT以及主機(jī)，那么三者之間是如何進(jìn)行數(shù)據(jù)流的傳輸呢？本文將以cRIO-9068為例,帶大家了解整個(gè)編程以及實(shí)現(xiàn)過程。
關(guān)鍵字： FPGA Host Real-Time

基于FPGA硬件加速的BittWare StreamSleuth對抗100Gbps

基于FPGA硬件加速的BittWare StreamSleuth對抗100Gbps-在過去的三十年中，以太網(wǎng)已經(jīng)發(fā)展成為所有行業(yè)的統(tǒng)一通信基礎(chǔ)架構(gòu)。每天都有超過三百萬的以太網(wǎng)端口在部署，覆蓋從FE到100GbE的所有速度。
關(guān)鍵字： FPGA 以太網(wǎng)

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計(jì)的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計(jì)與優(yōu)化
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