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基于DSP Builder的16階FIR濾波器實現(xiàn)
- 現(xiàn)場可編程門陣列(FPGA)器件廣泛用于數(shù)字信號處理領(lǐng)域．而使用VHDL或VerilogHDL語言進行設(shè)計的難度較大。提出一種采用DSP Builder實現(xiàn)FIR濾波器的設(shè)計方案，按照Matlab／Simulink／DSP Builder／Modelsim／QuartusⅡ的設(shè)計流程，設(shè)計一個16階的FIR低通濾波器，并完成了軟硬件的仿真與驗證。結(jié)果表明，該方法簡單易行，可滿足設(shè)計要求，它驗證了采用DSP Builder實現(xiàn)濾波器設(shè)計的獨特優(yōu)勢。
- 關(guān)鍵字： Builder DSP FIR 濾波器
基于DSP Builder的腦電信號小波處理
- 關(guān)鍵字： 小波變換 腦電信號 DSP-Builder Mallat算法 FPGA
基于DSP Builder的Chirp信號源設(shè)計
- 設(shè)計分析了Chirp函數(shù)在時域和頻域內(nèi)的一般特點和解析公式。提出首先在Altera DSP開發(fā)工具DSP Builder中實現(xiàn)直接數(shù)字合成器(DDS)模塊，根據(jù)Chirp函數(shù)特定的輸入／輸出(線性和非線性)關(guān)系，計算出當(dāng)前輸入字與輸出頻率的對應(yīng)關(guān)系；然后設(shè)計控制字子模塊產(chǎn)生DDS模塊的頻率控制字，驅(qū)動DDS產(chǎn)生不同的輸出頻率，通過在Matlab的Simu-link環(huán)境下的仿真驗證，得出不同時刻輸出的頻譜圖，驗證了該設(shè)計能很好地實現(xiàn)Chirp信號源。
- 關(guān)鍵字： Builder Chirp DSP 信號源
基于C++ Builder的自動變速器電控單元實車試驗數(shù)據(jù)采集系統(tǒng)
- 摘要 本文闡述了基于Borland C++ Builder開發(fā)的自動變速器電控單元（ECU）實車試驗的數(shù)據(jù)采集系統(tǒng)，通過對系統(tǒng)硬件結(jié)構(gòu)、軟件編制核心步驟的描述，詳細介紹了系統(tǒng)的開發(fā)過程。本數(shù)據(jù)采集系統(tǒng)為自動變速器電控單元的開發(fā)提供了重要的測試平臺。 關(guān)鍵詞 C++ Builder，電控單元，數(shù)據(jù)采集，液力自動變速器 1 引言 液力自動變速器是將車速和節(jié)氣門開度等車輛的狀態(tài)信號作為電控單元(ECU)的輸入信號，經(jīng)電控單元識別判斷處理后，根據(jù)換檔規(guī)律，發(fā)出信號給相應(yīng)電磁閥，利用電磁閥控制油壓回路
- 關(guān)鍵字： ECU C++ Builder 電控單元 數(shù)據(jù)采集 液力自動變速器
Altera發(fā)布具有第二代模型綜合技術(shù)的DSP Builder工具8.0
- 面向高性能數(shù)字信號處理(DSP)設(shè)計，Altera公司發(fā)布具有第二代模型綜合技術(shù)的DSP Builder工具8.0。該技術(shù)使DSP設(shè)計人員第一次能夠自動生成基于高級Simulink設(shè)計描述的時序優(yōu)化RTL代碼。借助這一新的DSP Builder，設(shè)計人員在幾分鐘內(nèi)就可以實現(xiàn)接近峰值FPGA性能的高性能設(shè)計。和手動優(yōu)化HDL代碼需要數(shù)小時甚至數(shù)天時間相比，這大大提高了效能。 The MathWorks信號處理和通信市場總監(jiān)Ken Karnofsky評論說：“DSP Builder是第二
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基于DSP Builder的14階FIR濾波器的設(shè)計
- 數(shù)字濾波器在數(shù)字信號處理的各種應(yīng)用中發(fā)揮著十分重要的作用，他是通過對采樣數(shù)據(jù)信號進行數(shù)學(xué)運算處理來達到頻域濾波的目的。數(shù)字濾波器既可以是有限長單脈沖響應(yīng)(FIR)濾波器也可以是無限長單脈沖響應(yīng)(IIR)濾波器。在維納濾波器理論發(fā)明的早期，人們使用IIR濾波器，但現(xiàn)在更多是使用FIR濾波器。本文按照Matlab／Simulink／DSP Builder／QuartusⅡ流程，設(shè)計一個FIR濾波器。Altera DSP Builder是連接Simulink和QuartusⅡ開發(fā)軟件的DSP開發(fā)工具。在DSP
- 關(guān)鍵字： 濾波器 設(shè)計 FIR Builder DSP 基于
Altera為SOPC Builder工具推出32位V1 ColdFire軟核
- 為幫助系統(tǒng)級設(shè)計人員在FPGA軟核處理器上有更多的選擇，Altera公司(NASDAQ: ALTR)今天宣布，F(xiàn)reescale將為SOPC Builder工具推出32位V1 ColdFire軟核。為迅速方便的使用Altera® Cyclone® III FPGA建立系統(tǒng)級設(shè)計，設(shè)計人員現(xiàn)在使用SOPC Builder工具時，可以選擇Freescale®、ARM®或者Altera軟核處理器以及50多種其他的知識產(chǎn)權(quán)(IP)模塊。 SOPC Builder是獨特的A
- 關(guān)鍵字： Altera SOPC Builder 軟核 Freescale FPGA
基于DSP Builder的VGA接口設(shè)計
- 引言 隨著電子技術(shù)的發(fā)展，VGA(視頻圖形陣列)接口出現(xiàn)在很多嵌入式平臺上，用于圖像信息的實時顯示等。在某些情況下，設(shè)計者希望通過普通的顯示器或投影儀觀測FPGA內(nèi)部的一些矢量信號，即把帶VGA接口的顯示器當(dāng)作示波器使用等，這就需要對數(shù)據(jù)進行處理，使之能夠在顯示器上實時顯示。 本文基于DSP Builder的VGA接口設(shè)計方法，對VGA接口時序和系統(tǒng)設(shè)計需求進行了介紹，并在硬件平臺下實現(xiàn)一維與二維信號的顯示。 VGA接口標(biāo)準(zhǔn) VGA顯像原理 顯示器通過光柵掃描的方
- 關(guān)鍵字： DSP Builder VGA 接口 嵌入式系統(tǒng) 嵌入式
基于DSP Builder的VGA接口設(shè)計
- 摘 要：本文給出了基于Altera DSP Builder平臺下VGA接口的系統(tǒng)級設(shè)計方法。該接口模塊可利用NiosⅡ進行靈活地控制和配置。文中在CycloneⅡ DSP平臺上實現(xiàn)了該設(shè)計并驗證了設(shè)計的有效性。 關(guān)鍵詞：VGA;DSP Builder;SOPC;行頻;場頻 引言 隨著電子技術(shù)的發(fā)展，VGA(視頻圖形陣列)接口出現(xiàn)在很多嵌入式平臺上，用于圖像信息的實時顯示等。在某些情況下，設(shè)計者希望通過普通的顯示器或投影儀觀測FPGA內(nèi)部的一些矢量信號，即把帶VGA接口的顯示器當(dāng)作示波
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機 ：VGA DSP Builder 行頻 MCU和嵌入式微處理器
應(yīng)用SoPC Builder開發(fā)電子系統(tǒng)
- 摘 要：本文從系統(tǒng)總線設(shè)計、用戶自定義指令和FPGA協(xié)處理器的應(yīng)用這三個方面詳細介紹了如何應(yīng)用SoPC設(shè)計思想和SoPC Builder工具來開發(fā)電子系統(tǒng)。通過應(yīng)用SoPC Builder開發(fā)工具，設(shè)計者可以擺脫傳統(tǒng)的、易于出錯的軟硬件設(shè)計細節(jié)，從而達到加快項目開發(fā)、縮短開發(fā)周期、節(jié)約開發(fā)成本的目的。 關(guān)鍵詞：SoPC；SoPC Builder；FPGA 引言 隨著技術(shù)的進一步發(fā)展，SoC設(shè)計面臨著一些諸如如何進行軟硬件協(xié)同設(shè)計，如何縮短電子產(chǎn)品開發(fā)周
- 關(guān)鍵字： SoPC Builder FPGA 軟硬件設(shè)計 系統(tǒng)總線 其他IC 制程
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