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MAX706S在DSP系統(tǒng)中的應(yīng)用
- 對于實(shí)際的DSP應(yīng)用系統(tǒng)特別是產(chǎn)品化的DSP系統(tǒng)而言，可靠性是一個(gè)不容忽視的問題。由于DSP系統(tǒng)的時(shí)鐘頻率比較高，因此在運(yùn)行時(shí)極有可能發(fā)生干擾和被干擾的現(xiàn)象，嚴(yán)重時(shí)系統(tǒng)可能會(huì)出現(xiàn)死機(jī)。為了克服這種情況，除了在軟件上作一些保護(hù)措施外，硬件上也必須作相應(yīng)的處理。硬件上最有效的保護(hù)措施就是采用具有監(jiān)視(Watchdog)功能的自動(dòng)復(fù)位電路。各大公司生產(chǎn)了多種微處理器監(jiān)控器，用來監(jiān)測微處理器的運(yùn)行狀態(tài)，一旦微處理器失控就強(qiáng)行復(fù)位微處理器，引導(dǎo)程序重新運(yùn)行。
- 關(guān)鍵字： MAX706S DSP 監(jiān)控電路
基于CPLD的線陣CCD數(shù)據(jù)采集系統(tǒng)
- 本文結(jié)合實(shí)際應(yīng)用需要，設(shè)計(jì)了基于復(fù)雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點(diǎn)及該系統(tǒng)軟、硬件設(shè)計(jì)和最后的性能評價(jià)。
- 關(guān)鍵字： 數(shù)據(jù)采集系統(tǒng) CCD CPLD
基于FPGA+DSP的智能車全景視覺系統(tǒng)
- 為實(shí)現(xiàn)智能車全景視覺系統(tǒng)的應(yīng)用研究平臺，設(shè)計(jì)了一種基于FPGA+雙DSP的實(shí)時(shí)6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個(gè)DSP組成。第一個(gè)FPGA進(jìn)行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進(jìn)行海量圖像數(shù)據(jù)的高速并行處理。
- 關(guān)鍵字： 全景視覺系統(tǒng) FPGA+DSP 數(shù)字圖像采集與處理系統(tǒng)
基于FPGA和多DSP的高速視覺測量系統(tǒng)的研究
- 針對高速視覺測量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點(diǎn)，將FPGA技術(shù)與DSP技術(shù)相結(jié)合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統(tǒng)。詳細(xì)介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過程中的不同應(yīng)用、高速視覺測量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。
- 關(guān)鍵字： 高速視覺測量系統(tǒng) DSP FPGA
基于FPGA的線陣CCD器件驅(qū)動(dòng)器及其系統(tǒng)控制邏輯時(shí)序的設(shè)計(jì)
- 介紹一種基于FPGA設(shè)計(jì)線陣CCD器件TCDl208AP復(fù)雜驅(qū)動(dòng)電路和整個(gè)CCD的電子系統(tǒng)控制邏輯時(shí)序的方法，并給出時(shí)序仿真波形。工程實(shí)踐結(jié)果表明，該驅(qū)動(dòng)電路結(jié)構(gòu)簡單、功耗小、成本低、抗干擾能力強(qiáng)，適應(yīng)工程小型化的要求。
- 關(guān)鍵字： 時(shí)序綜合分析 CCD FPGA
基于DSP的嵌入式導(dǎo)航計(jì)算機(jī)系統(tǒng)中CPLD器件軟件更新的實(shí)現(xiàn)
- 針對嵌入式導(dǎo)航計(jì)算機(jī)系統(tǒng)中CPLD器件軟件更新需求，提出了通過串行方式基于DSP的CPLD軟件更新方案，通過DSP的I／O口模擬CPLD的JTAG時(shí)序邏輯，將由串口接收到的CPLD配置信息文件，移入到其內(nèi)部邏輯中，從而實(shí)現(xiàn)軟件更新。分析研究了實(shí)現(xiàn)該方案需解決的硬件和軟件中的關(guān)鍵問題，設(shè)計(jì)實(shí)現(xiàn)了提出的CPLD器件軟件更新方案，并在實(shí)際的導(dǎo)航計(jì)算機(jī)系統(tǒng)中進(jìn)行了驗(yàn)證和應(yīng)用。
- 關(guān)鍵字： CPLD器件軟件更新 DSP JTAG
FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計(jì)之：典型實(shí)例-整數(shù)DCT變換的設(shè)計(jì)與實(shí)現(xiàn)
- 本節(jié)旨在設(shè)計(jì)實(shí)現(xiàn)了視頻壓縮標(biāo)準(zhǔn)H.264算法中的整數(shù)DCT變換部分，幫助讀者了解并行流水設(shè)計(jì)技巧在算法優(yōu)化中的作用。
- 關(guān)鍵字： DSP 協(xié)同處理 FPGA 整數(shù)DCT變換 H.264
FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計(jì)之：FPGA+DSP協(xié)同平臺的調(diào)試技巧和注意事項(xiàng)
- 作為雙芯片的協(xié)同系統(tǒng)，調(diào)試的開始階段需要對每個(gè)芯片進(jìn)行單獨(dú)測試。這種情況下就需要避免另外一個(gè)芯片對調(diào)試產(chǎn)生影響，比較好的辦法就是讓它停止工作。
- 關(guān)鍵字： DSP 協(xié)同處理 FPGA 內(nèi)部邏輯分析儀 隔離調(diào)試
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