cpld／fpga 文章進(jìn)入cpld／fpga技術(shù)社區(qū)

Actel子公司為xTCA產(chǎn)品實(shí)現(xiàn)兼容性和互用性

　　愛特公司 (Actel Corporation) 獨(dú)資的子公司Pigeon Point Systems宣布，延續(xù)其xTCA?板級(jí)及模塊管理控制器產(chǎn)品的兼容性和互用性舉措。在2009 ATCA Summit會(huì)議上，Pigeon Point Systems使用Polaris Networks公司的ATCA測(cè)試器，現(xiàn)場(chǎng)對(duì)基于Actel Fusion? 混合信號(hào)FPGA和Renesas H8S微控制器的最新Pigeon Point管理解決方案xTCA SlotFest進(jìn)行形式測(cè)試(form
關(guān)鍵字： Actel FPGA 管理組件 xTCA

基于FPGA二次群分接器的實(shí)現(xiàn)

1．引言
為了提高傳輸速率，擴(kuò)大通信容量，減少信道數(shù)量，通常把多路信號(hào)復(fù)用成一路信號(hào)進(jìn)行傳輸。在多種復(fù)用方式中，時(shí)分復(fù)用是一種常用的方式。時(shí)分復(fù)用是多路信號(hào)按照時(shí)間間隔共享一路信道進(jìn)行傳輸。復(fù)接是
關(guān)鍵字：實(shí)現(xiàn) FPGA 基于 FPGA

模塊化FPGA設(shè)計(jì)在某雷達(dá)接收機(jī)中的應(yīng)用

0 引言
目前基于FPGA和DSP結(jié)構(gòu)的軟件無(wú)線電技術(shù)被廣泛應(yīng)用在數(shù)字接收機(jī)設(shè)計(jì)中，雷達(dá)接收機(jī)領(lǐng)域的數(shù)字化技術(shù)也在日趨發(fā)展，如何借助數(shù)字化的軟硬件優(yōu)勢(shì)設(shè)計(jì)出易實(shí)現(xiàn)、靈活，并滿足不同性能指標(biāo)和目的的數(shù)字接收
關(guān)鍵字： FPGA 模塊化雷達(dá)接收機(jī) 中的應(yīng)用

一種基于CPLD的交通燈控制系統(tǒng)設(shè)計(jì)

0 引言
隨著我國(guó)經(jīng)濟(jì)的快速發(fā)展，車輛擁有量也隨之急劇增加，再加上人口數(shù)量的膨脹，城市的交通擁擠問題變得日益突出。如何使交通燈的控制更加合理，使現(xiàn)有的交通資源發(fā)揮更大的效益，已經(jīng)成為城市管理者和科
關(guān)鍵字：設(shè)計(jì) 控制系統(tǒng) 交通 CPLD 基于 CPLD

使用NI LabVIEW FPGA 與智能 DAQ的自動(dòng)高電壓電擊

Author(s):
David Hakey - Medtronic, Inc.
Patrick J. Ryan - Medtronic, Inc.
Johnny Maynes - Medtronic, Inc. Industry:
Electronics, Biotechnology Products:
NI-VISA, LabVIEW, FPGA Module, PXI-7811R
關(guān)鍵字： LabVIEW FPGA DAQ 自動(dòng)

基于FPGA的軟件無(wú)線電平臺(tái)設(shè)計(jì)　

軟件無(wú)線電的出現(xiàn)，是無(wú)線電通信從模擬到數(shù)字、從固定到移動(dòng)后，由硬件到軟件的第三次變革。簡(jiǎn)單地說，軟件無(wú)...
關(guān)鍵字： FPGA 軟件無(wú)線電平臺(tái)

基于FPGA的QPSK及OQPSK信號(hào)調(diào)制解調(diào)電路

0引言調(diào)制識(shí)別技術(shù)在軍事、民用領(lǐng)域都有十分廣泛的應(yīng)用價(jià)值，近年來(lái)一直受到人們的關(guān)注。隨著更多...
關(guān)鍵字： FPGA QPSK OQPSK 調(diào)制解調(diào)

以FPGA為橋梁的FIFO設(shè)計(jì)方案及其應(yīng)用

引言在利用DSP實(shí)現(xiàn)視頻實(shí)時(shí)跟蹤時(shí)，需要進(jìn)行大量高速的圖像采集。而DSP本身自帶的FIFO并不足以支持...
關(guān)鍵字： FPGA FIFO SDRAM DSP

基于CPLD/FPGA的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)

引言分頻器在CPLD/FPGA設(shè)計(jì)中使用頻率比較高,盡管目前大部分設(shè)計(jì)中采用芯片廠家集成的鎖相環(huán)資源 ,但是對(duì)于要求奇數(shù)倍分頻（如3、5等）、小數(shù)倍（如2.5、3.5等）分頻、占空比50%的應(yīng)用場(chǎng)合卻往往不能滿足要求。
關(guān)鍵字： CPLD FPGA 多功能分頻器

基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)

基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng),　引言　　隨著通信與廣播電視業(yè)務(wù)的發(fā)展，無(wú)線電頻譜迅速、大量的被占用，頻道擁擠和相互間干擾日趨嚴(yán)重，為了能有效地利用無(wú)線電頻譜，減少相互間的干擾，信號(hào)監(jiān)測(cè)業(yè)務(wù)隨之成為必要。調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)是用于實(shí)
關(guān)鍵字：信號(hào) 監(jiān)測(cè) 系統(tǒng) 廣播調(diào)幅 DSP FPGA 基于 DSP FPGA

基于CPLD和Embedded System的LED點(diǎn)陣顯示系統(tǒng)的實(shí)

　LED點(diǎn)陣顯示屏是顯示公共信息的一種重要顯示終端，其中大屏幕LED點(diǎn)陣顯示屏在許多場(chǎng)合得以應(yīng)用。大屏幕顯示所采用的技術(shù)比中小屏幕顯示難度更大，因?yàn)槠淦聊淮?、LED點(diǎn)數(shù)多，要求在極短的時(shí)間內(nèi)刷新每個(gè)點(diǎn)，使得其掃
關(guān)鍵字： Embedded System CPLD LED

Altera 推出業(yè)界首款串行 RapidIO 2.1 IP 解決方案

　　Altera 公司 (NASDAQ: ALTR) 今天宣布推出業(yè)界首款支持 RapidIO® 2.1 規(guī)范的知識(shí)產(chǎn)權(quán) (IP) 內(nèi)核。Altera 的串行 RapidIO IP 內(nèi)核可支持多達(dá)四條通道，每條通道速率為 5.0 GBaud，從而滿足了無(wú)線市場(chǎng)日益增長(zhǎng)的帶寬和可靠性需求。該 IP 內(nèi)核專門針對(duì)擁有多個(gè)嵌入式收發(fā)器的 Stratix® IV FPGA 而優(yōu)化，并得到了Quartus® II 軟件 v9.1 的支持。　　RapidIO 2.1 規(guī)范在許多應(yīng)用中均可實(shí)
關(guān)鍵字： Altera RapidIO FPGA Quartus

擴(kuò)大嵌入式領(lǐng)域勢(shì)力范圍 FPGA廠商積極備戰(zhàn)

　　隨著經(jīng)濟(jì)情勢(shì)與市場(chǎng)環(huán)境的改變,歷經(jīng)長(zhǎng)足發(fā)展的可編程邏輯組件(PLD)正憑借著成熟的技術(shù)將觸角深入量產(chǎn)型的消費(fèi)及嵌入式市場(chǎng),并以更加經(jīng)濟(jì)的開發(fā)成本持續(xù)搶占傳統(tǒng)ASIC/ASSP市場(chǎng). 　　"ASIC/ASSP的商業(yè)模式愈來(lái)愈難以為繼,"愛特(Actel)公司應(yīng)用工程師陳冠志指出.巨額的芯片制造成本是首先面臨的關(guān)卡."300mm晶圓廠的成本以驚人的速度增長(zhǎng),在45nm節(jié)點(diǎn)約需30億美元;而到了32nm節(jié)點(diǎn),估計(jì)會(huì)達(dá)到100億美元."另一方面,全球市場(chǎng)的動(dòng)蕩情況,也
關(guān)鍵字： Altera FPGA 40nm

基于CPLD的脈沖密度功率調(diào)節(jié)高頻逆變電源

目前高頻感應(yīng)加熱電源的輸出功率調(diào)整主要是通過改變逆變器的輸出頻率或改變逆變器的輸入直流電壓方式來(lái)實(shí)現(xiàn)的，這種方法開關(guān)損耗大。該設(shè)計(jì)采用CPLD實(shí)現(xiàn)一種脈沖均勻密度的功率調(diào)節(jié)式100 kHz串聯(lián)諧振逆變電源，在逆變橋進(jìn)行功率調(diào)節(jié)，彌補(bǔ)了這一缺點(diǎn)。以往脈沖密度調(diào)節(jié)方式的實(shí)現(xiàn)主要通過計(jì)數(shù)器等模擬電路實(shí)現(xiàn)，該設(shè)計(jì)采用CPLD實(shí)現(xiàn)，具有控制電路簡(jiǎn)單，可靠性高等優(yōu)點(diǎn)。在此介紹了脈沖均勻調(diào)制的原理及其CPLD的設(shè)計(jì)實(shí)現(xiàn)，給出了CPLD程序模塊圖以及仿真波形和試驗(yàn)結(jié)果，證明了本設(shè)計(jì)的可行性。
關(guān)鍵字：調(diào)節(jié) 高頻逆變電源功率密度 CPLD 脈沖基于

Xilinx推出EasyPath-6 FPGA

　　全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx, Inc. )日前宣布隆重推出EasyPath?-6 FPGA，該產(chǎn)品為高性能 FPGA 進(jìn)入量產(chǎn)器件提供了六周內(nèi)即可實(shí)現(xiàn)的總成本最低、風(fēng)險(xiǎn)最小的的解決方案，在所有FPGA降低成本解決方案中轉(zhuǎn)入量產(chǎn)時(shí)間最快。新款 EasyPath FPGA 無(wú)最低訂購(gòu)量限制，讓客戶可根據(jù)最終市場(chǎng)需求下訂單，且成本較購(gòu)買等量的 FPGA 低 35%。　　此外，雖然大多數(shù)成本降低的方案會(huì)讓設(shè)計(jì)選項(xiàng)受到限制，迫使客戶接受未經(jīng)優(yōu)化的部件或封裝，然而
關(guān)鍵字： Xilinx FPGA EasyPath