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有限狀態(tài)機的FPGA設計

有限狀態(tài)機是一種常見的電路，由于時序電路和組合電路組成，設計有限狀態(tài)機的第一步是確定采用Moore狀態(tài)機還是采用Mealy狀態(tài)機。Mealy狀態(tài)機的狀態(tài)轉變不僅和當前狀態(tài)有關，而且和各輸入信號有關；Moore狀態(tài)機的轉變只和當前狀態(tài)有關。從電路實現(xiàn)功能上來講，任何一種都可以實現(xiàn)同樣的功能。但他們的輸出時序不同，所以選擇使用哪種狀態(tài)機是要根據(jù)具體情況來定。
關鍵字： Moore狀態(tài)機 Mealy狀態(tài)機 FPGA

數(shù)字圖像倍焦系統(tǒng)設計與實現(xiàn)綜合實例之：設計需求分析與芯片選型

在數(shù)字圖像處理和通信、遙感圖像分析、醫(yī)學成像診斷等應用領域，為了便于顯示、觀察或進行進一步的處理，常常需要對原始的數(shù)字圖像進行特征提取(如邊緣檢測、邊緣銳化)、噪聲平滑濾波、幾何校正、尺寸縮放等處理，這類圖像處理技術稱為圖像的預處理。在實際應用中，圖像的預處理功能很多可以通過FPGA來實現(xiàn)。
關鍵字：數(shù)字圖像倍焦系統(tǒng) 視頻解碼器 FPGA 視頻編碼器乒乓緩沖區(qū)

H.264/AVC中CAVLC編碼器的硬件設計與實現(xiàn)

設計了一種H.264標準的CAVLC編碼器，對原有軟件流程進行部分改進，提出了并行處理各編碼子模塊的算法結構。
關鍵字：變長編碼非零系數(shù)級編碼 FPGA

FPGA與DSP協(xié)同處理系統(tǒng)設計之：典型實例-整數(shù)DCT變換的設計與實現(xiàn)

本節(jié)旨在設計實現(xiàn)了視頻壓縮標準H.264算法中的整數(shù)DCT變換部分，幫助讀者了解并行流水設計技巧在算法優(yōu)化中的作用。
關鍵字： DSP 協(xié)同處理 FPGA 整數(shù)DCT變換 H.264

FPGA/CPLD狀態(tài)機穩(wěn)定性研究

在FPGA/CPLD設計中,狀態(tài)機是最典型、應用最廣泛的時序電路模塊,如何設計一個穩(wěn)定可靠的狀態(tài)機是我們必須面對的問題.
關鍵字：時序電路狀態(tài)機 FPGA

FPGA與DSP協(xié)同處理系統(tǒng)設計之：典型實例-FPGA片上硬件乘法器的使用

在FPGA+DSP系統(tǒng)設計系統(tǒng)中，F(xiàn)PGA經(jīng)常作為DSP的協(xié)處理器來輔助完成一些計算任務。而這些計算工作中最消耗時間的就是乘法運算，因此本實例的主要內(nèi)容就是幫助讀者學會調用硬件乘法IP核。
關鍵字： DSP 協(xié)同處理 FPGA 硬件乘法器

FPGA與DSP協(xié)同處理系統(tǒng)設計之：FPGA+DSP協(xié)同平臺的調試技巧和注意事項

作為雙芯片的協(xié)同系統(tǒng)，調試的開始階段需要對每個芯片進行單獨測試。這種情況下就需要避免另外一個芯片對調試產(chǎn)生影響，比較好的辦法就是讓它停止工作。
關鍵字： DSP 協(xié)同處理 FPGA 內(nèi)部邏輯分析儀隔離調試

基于FPGA的帶Cache的嵌入式CPU的設計與實現(xiàn)

MIPS(Microprocessor without Interlocked Pipeline STages)是一種典型的RISC(Reduced InstructiON Set Computer)微處理器,在嵌入式系統(tǒng)領域中得到廣泛的應用。MIPS32TM指令集開放，指令格式規(guī)整，易于流水線設計，大量使用寄存器操作。與CISC(Complex Instruction Set Computer)微處理器相比，RISC具有設計更簡單、設計周期更短等優(yōu)點，并可以應用更多先進的技術，開發(fā)更快的下一代處理器。
關鍵字：流水線CPU 時序設計 FPGA

FPGA與DSP協(xié)同處理系統(tǒng)設計之： FPGA與DSP的通信接口設計

以上的接口中，比較常用的接口是EMIF和HPI。其中總線接口需要協(xié)議支持，開發(fā)難度較大，串行接口開發(fā)簡單，但是速率較慢。VPORT等特殊接口一般是在特定的場合下應用，不具備通用性，而且需要修改DSP驅動，開發(fā)周期較長。
關鍵字： DSP 協(xié)同處理 FPGA 通信接口 EMIF HPI BlockRAM

數(shù)字變頻的FPGA實現(xiàn)

本文介紹了數(shù)字下變頻的組成結構，并通過一個具體的實例，給出了FPGA實現(xiàn)的具體過程。
關鍵字：數(shù)字變頻 VHDL FPGA

FPGA與DSP協(xié)同處理系統(tǒng)設計之：基于FPGA+DSP協(xié)同處理平臺的優(yōu)勢和適用領域

FPGA的一個重要的應用領域就是數(shù)字信號處理，隨著FPGA密度和速度的提高，現(xiàn)在FPGA已經(jīng)可以勝任一些原來只有專用芯片或者多DSP才能完成的計算任務。
關鍵字： DSP 協(xié)同處理 FPGA

時延估計算法的FPGA實現(xiàn)

時延估計是雷達、聲納等領域經(jīng)常遇到的一個問題，提出了利用相關計算法實現(xiàn)時延估計，并通過互譜插值提高估計精度。結合FPGA器件特性，運用VHDL語言編程，實現(xiàn)了整個相關算法。利用QuartusⅡ和Mat
關鍵字：時延估計估計精度 FPGA 內(nèi)插

利用FPGA實現(xiàn)外設通信接口之：典型實例-VGA接口的設計與實現(xiàn)

本節(jié)旨在設計實現(xiàn)了FPGA與VGA顯示器的接口，幫助讀者進一步了解VGA接口的時序和設計方法。
關鍵字： VGA接口 ModelSim FPGA

基于CPLD的八段數(shù)碼顯示管驅動電路設計

時鐘脈沖計數(shù)器的輸出經(jīng)過3 線—8 線譯碼器譯碼其輸出信號接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個，通過八選一數(shù)據(jù)選擇器的地址碼來選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個數(shù)碼管就可以輪流顯示八個數(shù)字，如果時鐘脈沖頻率合適，可實現(xiàn)八個數(shù)碼管同時被點亮的視覺效果。
關鍵字：八位數(shù)碼管共陰極 CPLD

基于CPLD的16位高精度數(shù)字電壓表設計

傳統(tǒng)的數(shù)字電壓表多以單片機為控制核心，采用CPLD進行產(chǎn)品開發(fā)，可以靈活地進行模塊配置，大大縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。
關鍵字：電壓表控制核心 CPLD

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