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基于DDS的信號(hào)模擬器設(shè)計(jì)
- 摘要：通過(guò)對(duì)DDS的信號(hào)模擬器設(shè)計(jì)的研究，不僅設(shè)計(jì)出能夠?qū)崿F(xiàn)普通射頻合成信號(hào)源的功能，正如能夠在幅度、頻率等方面對(duì)所需生成的信號(hào)加以控制，也能夠?qū)崿F(xiàn)定頻、掃頻以及跳頻等輸出方式上的選擇。同時(shí)，該系統(tǒng)增加
- 關(guān)鍵字： DDS 信號(hào)模擬器
基于AD9851的正弦信號(hào)發(fā)生器設(shè)計(jì)
- 關(guān)鍵字： 信號(hào)發(fā)生器 直接數(shù)字頻率合成(DDS) 信號(hào)調(diào)制 AD9851
基于FPGA和DDS的信號(hào)源研究與設(shè)計(jì)
- 1引言直接數(shù)字頻率合成DDS(DirectDigitalSynthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生...
- 關(guān)鍵字： FPGA DDS 信號(hào)源 設(shè)計(jì)
基于模型的DDS芯片設(shè)計(jì)與實(shí)現(xiàn)
- 基于模型的DDS芯片設(shè)計(jì)與實(shí)現(xiàn),摘要：介紹了一種基于模型的DDS芯片的設(shè)計(jì)方法。根據(jù)DDS基本原理,在MATLAB環(huán)境下建立模型,用System Generator產(chǎn)生VHDL程序,并在ISE軟件中編寫仿真和控制程序,最后在Spartan-3E Starter Kit開(kāi)發(fā)板上實(shí)現(xiàn)設(shè)計(jì)。與傳統(tǒng)的
- 關(guān)鍵字： 設(shè)計(jì) 實(shí)現(xiàn) 芯片 DDS 模型 基于
基于DSP和DDS的三維感應(yīng)測(cè)井高頻信號(hào)源實(shí)現(xiàn)
- 基于DSP和DDS的三維感應(yīng)測(cè)井高頻信號(hào)源實(shí)現(xiàn), 引言 高頻信號(hào)源設(shè)計(jì)是三維感應(yīng)測(cè)井的重要組成部分。三維感應(yīng)測(cè)井的原理是利用激勵(lì)信號(hào)源通過(guò)三個(gè)正交的發(fā)射線圈向外發(fā)射高頻信號(hào)，再通過(guò)多組三個(gè)正交的接收線圈，得到多組磁場(chǎng)分量，從而準(zhǔn)確測(cè)量地層各向異性
- 關(guān)鍵字： 高頻 信號(hào)源 實(shí)現(xiàn) 測(cè)井 感應(yīng) DSP DDS 三維 基于
基于FPGA和DDS的信號(hào)源設(shè)計(jì)
- 基于FPGA和DDS的信號(hào)源設(shè)計(jì),1 引言
直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率 - 關(guān)鍵字： 設(shè)計(jì) 信號(hào)源 DDS FPGA 基于 FPGA，DDS，Verilog HDL
一種基于DDS+PLL的Chirp-UWB信號(hào)產(chǎn)生方案
- 由于超寬帶信號(hào)的帶寬很寬，傳統(tǒng)的信號(hào)產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此，提出一種基于DDS+PLL的Chirp-UWB信號(hào)產(chǎn)生方案，該方法聯(lián)合使用了DDS和PLL兩種信號(hào)產(chǎn)生技術(shù)，優(yōu)勢(shì)互補(bǔ)。通過(guò)ADS結(jié)合Matlab對(duì)系統(tǒng)的模型建立和性能分析證明，該方案輸出信號(hào)性能優(yōu)良，完全能滿足設(shè)計(jì)要求，并已成功應(yīng)用于某超寬帶通信系統(tǒng)。
- 關(guān)鍵字： 產(chǎn)生 方案 信號(hào) Chirp-UWB DDS PLL 基于 轉(zhuǎn)換器
基于FPGA的DDS信號(hào)發(fā)生器設(shè)計(jì)
- 介紹基于DDS的信號(hào)發(fā)生器工作原理和設(shè)計(jì)過(guò)程，并對(duì)關(guān)鍵模塊及外圍電路進(jìn)行了仿真和誤差分析。經(jīng)功能驗(yàn)證和分析測(cè)試，達(dá)到了預(yù)定的各項(xiàng)技術(shù)指標(biāo)。旨在建立一種以FPGA為核心，功能可裁剪、波形任意調(diào)整的高性能信號(hào)發(fā)生器設(shè)計(jì)方法。采用該設(shè)計(jì)法將有效地降低開(kāi)發(fā)成本，提高設(shè)計(jì)效率，并具有一定的工程指導(dǎo)意義和實(shí)用價(jià)值。
- 關(guān)鍵字： FPGA DDS 信號(hào)發(fā)生器
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