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用FPGA實(shí)現(xiàn)FIR濾波器

你接到要求用FPGA實(shí)現(xiàn)FIR濾波器的任務(wù)時(shí)，也許會(huì)想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識(shí)，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個(gè)設(shè)計(jì)的最佳方法是什么?還有這個(gè)設(shè)計(jì)應(yīng)該怎樣在FPGA中實(shí)現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來(lái)幫助你進(jìn)行設(shè)計(jì)，因?yàn)镕IR是用FPGA實(shí)現(xiàn)的最普通的功能。
關(guān)鍵字： FIR濾波器 DSP LUT FPGA

MAX706S在DSP系統(tǒng)中的應(yīng)用

對(duì)于實(shí)際的DSP應(yīng)用系統(tǒng)特別是產(chǎn)品化的DSP系統(tǒng)而言，可靠性是一個(gè)不容忽視的問(wèn)題。由于DSP系統(tǒng)的時(shí)鐘頻率比較高，因此在運(yùn)行時(shí)極有可能發(fā)生干擾和被干擾的現(xiàn)象，嚴(yán)重時(shí)系統(tǒng)可能會(huì)出現(xiàn)死機(jī)。為了克服這種情況，除了在軟件上作一些保護(hù)措施外，硬件上也必須作相應(yīng)的處理。硬件上最有效的保護(hù)措施就是采用具有監(jiān)視(Watchdog)功能的自動(dòng)復(fù)位電路。各大公司生產(chǎn)了多種微處理器監(jiān)控器，用來(lái)監(jiān)測(cè)微處理器的運(yùn)行狀態(tài)，一旦微處理器失控就強(qiáng)行復(fù)位微處理器，引導(dǎo)程序重新運(yùn)行。
關(guān)鍵字： MAX706S DSP 監(jiān)控電路

動(dòng)量輪模擬器的設(shè)計(jì)

在衛(wèi)星姿態(tài)和軌道控制計(jì)算機(jī)(AOCC)分系統(tǒng)的設(shè)計(jì)和室內(nèi)聯(lián)調(diào)階段，為方便系統(tǒng)調(diào)試，需設(shè)計(jì)動(dòng)量輪模擬器，模擬執(zhí)行機(jī)構(gòu)動(dòng)量輪所決定的衛(wèi)星姿態(tài)和控制效果，代替真實(shí)部件進(jìn)行分系統(tǒng)的開(kāi)環(huán)和閉環(huán)試驗(yàn)。
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利用FPGA和多通道光模塊組合長(zhǎng)距離傳送高速數(shù)據(jù)

目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進(jìn)行數(shù)據(jù)傳送，并可通過(guò)使用多個(gè)并行通道達(dá)成超過(guò)100Gbps的數(shù)據(jù)傳輸率，不過(guò)傳送的距離卻受到限制，一個(gè)可以改善傳輸距離的作法是使用光互連來(lái)取代銅電纜，Alt
關(guān)鍵字： DSP LGA FPGA DDM

基于FPGA+DSP的智能車全景視覺(jué)系統(tǒng)

為實(shí)現(xiàn)智能車全景視覺(jué)系統(tǒng)的應(yīng)用研究平臺(tái)，設(shè)計(jì)了一種基于FPGA+雙DSP的實(shí)時(shí)6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個(gè)DSP組成。第一個(gè)FPGA進(jìn)行多通道視覺(jué)圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進(jìn)行海量圖像數(shù)據(jù)的高速并行處理。
關(guān)鍵字：全景視覺(jué)系統(tǒng) FPGA+DSP 數(shù)字圖像采集與處理系統(tǒng)

基于FPGA和多DSP的高速視覺(jué)測(cè)量系統(tǒng)的研究

針對(duì)高速視覺(jué)測(cè)量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點(diǎn)，將FPGA技術(shù)與DSP技術(shù)相結(jié)合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺(jué)測(cè)量系統(tǒng)。詳細(xì)介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過(guò)程中的不同應(yīng)用、高速視覺(jué)測(cè)量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。
關(guān)鍵字：高速視覺(jué)測(cè)量系統(tǒng) DSP FPGA

基于DSP的嵌入式導(dǎo)航計(jì)算機(jī)系統(tǒng)中CPLD器件軟件更新的實(shí)現(xiàn)

針對(duì)嵌入式導(dǎo)航計(jì)算機(jī)系統(tǒng)中CPLD器件軟件更新需求，提出了通過(guò)串行方式基于DSP的CPLD軟件更新方案，通過(guò)DSP的I／O口模擬CPLD的JTAG時(shí)序邏輯，將由串口接收到的CPLD配置信息文件，移入到其內(nèi)部邏輯中，從而實(shí)現(xiàn)軟件更新。分析研究了實(shí)現(xiàn)該方案需解決的硬件和軟件中的關(guān)鍵問(wèn)題，設(shè)計(jì)實(shí)現(xiàn)了提出的CPLD器件軟件更新方案，并在實(shí)際的導(dǎo)航計(jì)算機(jī)系統(tǒng)中進(jìn)行了驗(yàn)證和應(yīng)用。
關(guān)鍵字： CPLD器件軟件更新 DSP JTAG

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計(jì)之：典型實(shí)例-整數(shù)DCT變換的設(shè)計(jì)與實(shí)現(xiàn)

本節(jié)旨在設(shè)計(jì)實(shí)現(xiàn)了視頻壓縮標(biāo)準(zhǔn)H.264算法中的整數(shù)DCT變換部分，幫助讀者了解并行流水設(shè)計(jì)技巧在算法優(yōu)化中的作用。
關(guān)鍵字： DSP 協(xié)同處理 FPGA 整數(shù)DCT變換 H.264

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計(jì)之：典型實(shí)例-FPGA片上硬件乘法器的使用

在FPGA+DSP系統(tǒng)設(shè)計(jì)系統(tǒng)中，F(xiàn)PGA經(jīng)常作為DSP的協(xié)處理器來(lái)輔助完成一些計(jì)算任務(wù)。而這些計(jì)算工作中最消耗時(shí)間的就是乘法運(yùn)算，因此本實(shí)例的主要內(nèi)容就是幫助讀者學(xué)會(huì)調(diào)用硬件乘法IP核。
關(guān)鍵字： DSP 協(xié)同處理 FPGA 硬件乘法器

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計(jì)之：FPGA+DSP協(xié)同平臺(tái)的調(diào)試技巧和注意事項(xiàng)

作為雙芯片的協(xié)同系統(tǒng)，調(diào)試的開(kāi)始階段需要對(duì)每個(gè)芯片進(jìn)行單獨(dú)測(cè)試。這種情況下就需要避免另外一個(gè)芯片對(duì)調(diào)試產(chǎn)生影響，比較好的辦法就是讓它停止工作。
關(guān)鍵字： DSP 協(xié)同處理 FPGA 內(nèi)部邏輯分析儀隔離調(diào)試

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計(jì)之： FPGA與DSP的通信接口設(shè)計(jì)

以上的接口中，比較常用的接口是EMIF和HPI。其中總線接口需要協(xié)議支持，開(kāi)發(fā)難度較大，串行接口開(kāi)發(fā)簡(jiǎn)單，但是速率較慢。VPORT等特殊接口一般是在特定的場(chǎng)合下應(yīng)用，不具備通用性，而且需要修改DSP驅(qū)動(dòng)，開(kāi)發(fā)周期較長(zhǎng)。
關(guān)鍵字： DSP 協(xié)同處理 FPGA 通信接口 EMIF HPI BlockRAM

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計(jì)之：基于FPGA+DSP協(xié)同處理平臺(tái)的優(yōu)勢(shì)和適用領(lǐng)域

FPGA的一個(gè)重要的應(yīng)用領(lǐng)域就是數(shù)字信號(hào)處理，隨著FPGA密度和速度的提高，現(xiàn)在FPGA已經(jīng)可以勝任一些原來(lái)只有專用芯片或者多DSP才能完成的計(jì)算任務(wù)。
關(guān)鍵字： DSP 協(xié)同處理 FPGA

基于FPGA的數(shù)字下變頻的工作理念分析

　近年來(lái)，軟件無(wú)線電已經(jīng)成為通信領(lǐng)域一個(gè)新的發(fā)展方向，數(shù)字下變頻技術(shù)(Digital Down Converter-DDC)是軟件無(wú)線電的核心技術(shù)之一，也是計(jì)算量最大的部分?；贔PGA的DDC設(shè)計(jì)一
關(guān)鍵字： DSP DDC FPGA 濾波器

用矢量信號(hào)分析儀檢測(cè)非線性失真(一)

移動(dòng)通信網(wǎng)絡(luò)所用功率放大器的一個(gè)關(guān)鍵性能參數(shù)為非線性失真。但過(guò)度的非線性失真會(huì)使誤碼率(BER)提高，導(dǎo)致移動(dòng)通信網(wǎng)絡(luò)中所傳輸?shù)恼Z(yǔ)音及數(shù)據(jù)信號(hào)質(zhì)量下降。
關(guān)鍵字：矢量信號(hào)發(fā)生器 RMS DSP

多通道數(shù)據(jù)采集系統(tǒng)

工業(yè)測(cè)量系統(tǒng)常常必須對(duì)來(lái)自多個(gè)信號(hào)源的信號(hào)進(jìn)行數(shù)字化處理，可采用幾種方式來(lái)實(shí)現(xiàn)這種處理。在圖1a中，模擬多路復(fù)用器(MUX)在來(lái)自8個(gè)模擬傳感器的輸入信號(hào)中進(jìn)行選擇，然后MUX將輸出信號(hào)饋送給信號(hào)調(diào)節(jié)放大器，信號(hào)調(diào)節(jié)放大器將輸出信號(hào)饋送給模數(shù)轉(zhuǎn)換器(ADC)。目前普遍采用集成了多路復(fù)用器和ADC的IC，但也可以購(gòu)買分離的元件。
關(guān)鍵字：數(shù)據(jù)采集 DSP MUX

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dsp 介紹

　　DSP數(shù)字信號(hào)處理(Digital Signal Processing，簡(jiǎn)稱DSP)是一門涉及許多學(xué)科而又廣泛應(yīng)用于許多領(lǐng)域的新興學(xué)科。20世紀(jì)60年代以來(lái)，隨著計(jì)算機(jī)和信息技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理技術(shù)應(yīng)運(yùn)而生并得到迅速的發(fā)展。數(shù)字信號(hào)處理是一種通過(guò)使用數(shù)學(xué)技巧執(zhí)行轉(zhuǎn)換或提取信息，來(lái)處理現(xiàn)實(shí)信號(hào)的方法，這些信號(hào)由數(shù)字序列表示。在過(guò)去的二十多年時(shí)間里，數(shù)字信號(hào)處理已經(jīng)在通信等領(lǐng)域得到極為廣泛 [ 查看詳細(xì) ]