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零基礎學FPGA （十八） 談可編程邏輯設計思想與技巧！對您肯定有用！
- 今天給大家?guī)淼氖俏覀冊贔PGA設計中經(jīng)常要遇到的設計技巧與思想，即乒乓操作，串并轉(zhuǎn)換，流水線操作和跨時鐘域信號的同步問題。 之前也看過一些書，也在網(wǎng)上找過一些資料，不過小墨發(fā)現(xiàn)大部分都是理論講解，僅僅是給一個框圖就沒事了，或者是好幾個網(wǎng)站的資料都是一樣的，都是復制的一個地方的，僅僅是講解，沒有實例，要不就是某個網(wǎng)站提供源碼，但是要注冊，還要花什么積分，沒有積分還得要錢...很不利于初學者的學習(人與人之間怎么就不能多點信任呢~還要錢...)。所以小墨想寫這么一篇文章來介紹一下這4種思想，理論部
- 關鍵字： FPGA 可編程邏輯設計
【從零開始走進FPGA】 SignalTap II Logic Analyzer
- 一、為啥別忘了我 嵌入式邏輯分析儀—SigbalTap II，是Altera Quartus II 自帶的嵌入式邏輯分析儀，與Modelsim軟件仿真有所不同，是在線式的仿真，更準確的觀察數(shù)據(jù)的變化，方便調(diào)試。 很多學過單片機的孩子認為，單片機可以在線單步調(diào)試，而FPGA是并發(fā)的，不能單步調(diào)試，這使得FPGA的調(diào)試學習帶來了困難。其實這個說法不是完全正確的。別忘了，還有SignalTap II Logic Analyzer。有了這個嵌入式邏輯分析儀，在調(diào)試多通道或單通道數(shù)據(jù)，進
- 關鍵字： FPGA SignalTap
基于FPGA和51單片機的信號發(fā)生器設計
- 信號發(fā)生器又稱為波形發(fā)生器是一種常用的信號源并且廣泛應用于電子電路、通信、控制和教學實驗等領域的重要儀器之一。為了降低傳統(tǒng)函數(shù)信號發(fā)生器成本，改善信號發(fā)生器低頻穩(wěn)定性。筆者結合FPGA和51單片機產(chǎn)生0.596 Hz頻率精度函數(shù)信號。筆者設計通過51單片機控制函數(shù)信號類型以及相關參數(shù)，用戶可通過按鍵設置需要的波形、波形幅度、波形頻率以及方波的占空比、相位。本文設計方案不僅具有良好的經(jīng)濟前景，也可以為當代高等教育深化改革做一個參考方向。 1 系統(tǒng)設計方案 1.1 系統(tǒng)硬件設計 本文中設
- 關鍵字： FPGA 51單片機
16個信號源設計匯總，包括無線電、DDS等
- 信號發(fā)生器是一種能提供各種頻率、波形和輸出電平電信號的設備。在測量各種電信系統(tǒng)或電信設備的振幅特性、頻率特性、傳輸特性及其它電參數(shù)時，以及測量元器件的特性與參數(shù)時，用作測試的信號源或激勵源。 無線電導航數(shù)字信號源的系統(tǒng)設計，完整參考方案 本無線電導航數(shù)字信號源總體設計思想采用直接數(shù)字頻率合成器(DDS)技術，設計精確的時鐘參考源精度、頻率和相位累加器字長和正弦波函數(shù)表，實現(xiàn)研制技術要求的輸出頻率變化范圍、頻率變化步長和頻率精度的調(diào)制正弦信號形式。 基于DDFS的程控音頻儀器測試信號源
- 關鍵字： 無線電 FPGA
基于DDS跳頻信號源的設計與實現(xiàn)
- 0 引言 跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應用于軍事、交通、商業(yè)等各個領域。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號的穩(wěn)定性和產(chǎn)生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產(chǎn)生多個所需的頻率。該方法頻率轉(zhuǎn)換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算
- 關鍵字： DDS FPGA
基于TMS320F2812的變頻調(diào)壓功率信號源設計
- 本文介紹應用于儀器和設備測試的高精度寬頻率功率信號源的設計。傳統(tǒng)的功率信號源一般采用線性電源或模擬控制的功率開關變換電源。隨著高性能DSP控制器的出現(xiàn)，使采用數(shù)字化控制的功率開關變換電源作為功率信號源成為可能，這有利于提高系統(tǒng)的集成化水平和控制功能。本文介紹的功率信號源采用工作頻率為150MHz的DSP TMS320F2812控制。并且采用DC/DC和DC/AC兩級聯(lián)合調(diào)節(jié)實現(xiàn)。 1 系統(tǒng)的整體結構 本文介紹的功率信號源可提供輸出電壓從2～100V可變，頻牢從20～l000Hz可變，并且可
- 關鍵字： DSP 功率信號源
DSP和DDS的三維感應測井高頻信號源實現(xiàn)
- 高頻信號源設計是三維感應測井的重要組成部分。三維感應測井的原理是利用激勵信號源通過三個正交的發(fā)射線圈向外發(fā)射高頻信號，再通過多組三個正交的接收線圈，得到多組磁場分量，從而準確測量地層各向異性電阻率。在測井過程中，要求信號源的頻率為高頻，并且要求信號的頻率有很高的穩(wěn)定性。 產(chǎn)生信號的方法很多，可以采用函數(shù)發(fā)生器外接分立元件來實現(xiàn)，通過調(diào)節(jié)外接電容或電阻來設置輸出信號頻率。但輸出信號受外部分立器件參數(shù)影響很大，且輸出信號頻率不能太高，同時無法實現(xiàn)頻率步進調(diào)節(jié)。另外，采用FPGA可實現(xiàn)信號發(fā)生器的設計
- 關鍵字： DSP DDS
千兆采樣ADC確保直接RF變頻
- 隨著模數(shù)轉(zhuǎn)換器(ADC)的設計與架構繼續(xù)采用尺寸更小的過程節(jié)點，一種新的千兆赫ADC產(chǎn)品應運而生。能以千兆赫速率或更高速率進行直接RF采樣且不產(chǎn)生交織偽像的ADC為通信系統(tǒng)、儀器儀表和雷達應用的直接RF數(shù)字化帶來了全新的系統(tǒng)解決方案。 最先進的寬帶ADC技術可以實現(xiàn)直接RF采樣。就在不久前，唯一可運行在GSPS (Gsample/s)下的單芯片ADC架構是分辨率為6位或8位的Flash轉(zhuǎn)換器。這些器件能耗極高，且通常無法提供超過7位的有效位數(shù)(ENOB)，這是由于Flash架構的幾何尺寸與功耗限
- 關鍵字： ADC RF 轉(zhuǎn)換器 LVDS FPGA
選擇合適的轉(zhuǎn)換器：JESD204B與LVDS對比
- 1 為不同應用提供不同選擇 對于數(shù)據(jù)轉(zhuǎn)換器的高速串行傳輸，不同的應用有不同的選擇。十多年來，數(shù)據(jù)轉(zhuǎn)換器制造商一直選擇LVDS作為主要差分信號技術。盡管有些LVDS應用可使用更高的數(shù)據(jù)速率，但目前該市場上的轉(zhuǎn)換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps。LVDS技術一直難以滿足轉(zhuǎn)換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項LVDS核心制造商的行業(yè)標準。該規(guī)范可作為設計人員的最佳實踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS
- 關鍵字： JESD204B LVDS 轉(zhuǎn)換器 FPGA PHY
實現(xiàn)基于USB3.0技術的高清攝像頭系統(tǒng)設計
- 高清圖像質(zhì)量已經(jīng)快速成為現(xiàn)代家庭中多媒體產(chǎn)品的標準配置。在該領域之外的許多應用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應用包括安保、醫(yī)療成像和工廠生產(chǎn)線檢測系統(tǒng)等等。當然，盡管增強型成像技術在不久的將來更加流行似乎是板上釘釘?shù)氖虑?，但這將取決于支持更高數(shù)據(jù)傳輸能力的先進半導體技術的發(fā)展。本文將以實例闡述半導體技術所取得的進展。 雖然USB連接標準開始并沒有引起太多關注，但從上世紀90年代中期第一次脫穎而出已經(jīng)改變了很多，它現(xiàn)在已經(jīng)遠遠不只是為低數(shù)據(jù)速率的鼠標和
- 關鍵字： USB FIFO 緩沖器 FPGA 顯示器
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