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          運(yùn)用SAD算法降低FPGA資源利用率

          • 介紹如何從比RTL更高層次的抽象層分析資源共享,讓資源占用率比依賴RTL設(shè)計(jì)中的互斥任務(wù)的方法更低。
          • 關(guān)鍵字: FPGA  SAD  算法  資源利用率    

          基于FPGA的高速串行傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

          • 摘要:作為高傳輸速率和低設(shè)計(jì)成本的傳輸技術(shù),串行傳輸技術(shù)被廣泛應(yīng)用于高速通信領(lǐng)域,并已成為業(yè)界首選。在此基于對高速串行傳輸系統(tǒng)的分析,對實(shí)例進(jìn)行了總體設(shè)計(jì)驗(yàn)證,最終達(dá)到高速傳輸?shù)哪康摹?br />關(guān)鍵詞:FPGA;
          • 關(guān)鍵字: FPGA  高速串行  傳輸系統(tǒng)    

          基于FPGA的通用異步收發(fā)器設(shè)計(jì)

          • 摘要:采用Verilog HDL語言作為硬件功能的描述,運(yùn)用模塊化設(shè)計(jì)方法分別設(shè)計(jì)了通用異步收發(fā)器(UART)的發(fā)送模塊、接收模塊和波特率發(fā)生器,并結(jié)合現(xiàn)場可編程門陣列(FPGA)的特點(diǎn),實(shí)現(xiàn)了一個可移植的UART模塊。該設(shè)計(jì)不
          • 關(guān)鍵字: FPGA  異步收發(fā)器    

          基于FPGA多通道同步數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

          •  引言  數(shù)據(jù)采集在工業(yè)測控領(lǐng)域里有廣泛的應(yīng)用,它已成為計(jì)算機(jī)測控系統(tǒng)的一個重要的環(huán)節(jié),尤其在設(shè)備故障監(jiān)測系統(tǒng)中,由于各種設(shè)備的結(jié)構(gòu)復(fù)雜,運(yùn)動形式多種多樣,發(fā)生故障的可能部位很難確定,因此我們需要從設(shè)
          • 關(guān)鍵字: FPGA  多通道  同步數(shù)據(jù)采集  系統(tǒng)設(shè)計(jì)    

          NEXYS3 FPGA 開發(fā)平臺

          • Digilent公司推出了一款新型的基于FPGA的硬件開發(fā)平臺,NEXYSTM3開發(fā)板。此開發(fā)板采用了Xilinx公司最先進(jìn)的Spartan6 FPGA芯片,擁有48M字節(jié)大小的外部存儲器(包括2個由Micron公司生產(chǎn)的非易失性的相變存儲器)、USB以及以太網(wǎng)接口,還有其他通用的I/O器件。
          • 關(guān)鍵字: Digilent  FPGA  

          單一DSP控制兩套三相逆變器的實(shí)現(xiàn)

          • 迄今為止的設(shè)計(jì)經(jīng)驗(yàn)主張每臺逆變器和電機(jī)都擁有專門隸屬于自己的DSP控制器。最近,DSP的處理能力和外圍資源已提升到足以輕松控制兩臺電機(jī)的程度,甚至還有潛力處理更多電機(jī)。采用單一DSP控制器控  制兩套三相逆變器
          • 關(guān)鍵字: 逆變器  實(shí)現(xiàn)  三相  控制  DSP  單一  

          基于DSP的聲雷達(dá)信號采集系統(tǒng)

          • 基于DSP的聲雷達(dá)信號采集系統(tǒng),在聲雷達(dá)系統(tǒng)中,發(fā)射機(jī)定向發(fā)出不同頻率的聲信號,隨后接收不同距離上的回波信號,利用回波中頻率的偏離可以測定風(fēng)速、風(fēng)向隨高度的變化。本文介紹的基于美國模擬器件公司的DSP ADSP-TS201S和ADC AD7864的信號采集系
          • 關(guān)鍵字: 采集  系統(tǒng)  信號  雷達(dá)  DSP  基于  

          DSP實(shí)現(xiàn)EAS掃頻信號源設(shè)計(jì)

          • DSP實(shí)現(xiàn)EAS掃頻信號源設(shè)計(jì),1 引言
              商品防竊監(jiān)視器(Electronic Article Surveillance)簡稱EAS,是目前超市普遍使用的安檢防竊設(shè)備。其原理是由發(fā)射電路產(chǎn)生7.8MHz~8.8MHz的掃頻信號,該信號由近場天線發(fā)射,當(dāng)天線附近有標(biāo)簽存在時(shí)(標(biāo)簽為
          • 關(guān)鍵字: 設(shè)計(jì)  信號源  EAS  實(shí)現(xiàn)  DSP  

          指紋識別的DSP實(shí)現(xiàn)方案

          • 指紋識別的DSP實(shí)現(xiàn)方案,1 引言
              指紋識別技術(shù)通過分析指紋的局部特征,從中抽取詳盡的特征點(diǎn),從而可靠地確認(rèn)個人身份。指紋識別不僅具有許多獨(dú)到的信息安全優(yōu)點(diǎn),更重要的是具有很高的實(shí)用性、可行性。
              目前多數(shù)指紋識別系統(tǒng)是將
          • 關(guān)鍵字: 方案  實(shí)現(xiàn)  DSP  指紋識別  

          用可編程DSP實(shí)現(xiàn)802.16 PHY信號處理

          • 用可編程DSP實(shí)現(xiàn)802.16 PHY信號處理, IEEE802.16標(biāo)準(zhǔn)的各個版本都規(guī)定了PHY(物理層)的多種選項(xiàng),包括調(diào)制、信道編碼和天線分集技術(shù)。物理信道帶寬可以在1.25 MHz~20 MHz之間變化。上述所有選項(xiàng)都會影響基站的性能和信號處理復(fù)雜度。  許多客戶希望提
          • 關(guān)鍵字: PHY  信號處理  802.16  實(shí)現(xiàn)  DSP  可編程  

          基于USB協(xié)議的DSP高速上位機(jī)接口設(shè)計(jì)

          • 基于USB協(xié)議的DSP高速上位機(jī)接口設(shè)計(jì),摘要:彈載信號處理機(jī)的DSP系統(tǒng)需要高速、簡便的上位機(jī)接口實(shí)現(xiàn)大數(shù)據(jù)量的變量實(shí)時(shí)監(jiān)控和在線程序加載功能。USB接口以其簡單、高速與通用的優(yōu)勢成為優(yōu)選。介紹一種基于USB接口芯片(CY7C68013A)和FPGA實(shí)現(xiàn)的ADSP-TS10
          • 關(guān)鍵字: 上位  接口  設(shè)計(jì)  高速  DSP  USB  協(xié)議  基于  

          基于FPGA的交通燈系統(tǒng)控制設(shè)計(jì)

          • 摘要:為了對交通燈系統(tǒng)進(jìn)行精確控制,采用FPGA實(shí)驗(yàn)板,在QuartusⅡ軟件環(huán)境下,分別實(shí)現(xiàn)脈沖發(fā)生模塊、狀態(tài)定時(shí)模塊、交通燈顯示模塊、時(shí)間顯示模塊,進(jìn)行仿真實(shí)驗(yàn)和硬件下載,獲得的測試結(jié)果滿足設(shè)計(jì)要求。由于采用
          • 關(guān)鍵字: FPGA  交通燈  系統(tǒng)  控制設(shè)計(jì)    

          基于FPGA的遠(yuǎn)距離測溫器數(shù)控系統(tǒng)設(shè)計(jì)

          • 摘要:介紹了遠(yuǎn)距離測溫器的結(jié)構(gòu)組成和工作原理,設(shè)計(jì)了基于FPGA的遠(yuǎn)距離測溫器數(shù)控系統(tǒng)的數(shù)據(jù)采集與控制系統(tǒng),使用Altera公司的Cyclonell系列的FPGA實(shí)現(xiàn)了包括數(shù)據(jù)采集、數(shù)據(jù)通信等控制功能,著重?cái)⑹隽擞布c軟件的
          • 關(guān)鍵字: FPGA  測溫器  數(shù)控  系統(tǒng)設(shè)計(jì)    

          基于FPGA的DDS+DPLL跳頻信號源設(shè)計(jì)

          • 摘要:針對跳頻通信系統(tǒng)有固有噪聲的特點(diǎn),結(jié)合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點(diǎn),并采用Altera公司的Quartus-Ⅱ_10.1軟件進(jìn)行設(shè)計(jì)綜合,提出了一種新型的跳頻信號源。結(jié)果表明,該設(shè)計(jì)中DPLL時(shí)鐘可達(dá)到12
          • 關(guān)鍵字: FPGA  DPLL  DDS  跳頻信號源    

          FPGA實(shí)現(xiàn)復(fù)接與分接系統(tǒng)

          • FPGA實(shí)現(xiàn)復(fù)接與分接系統(tǒng),引言  近年來可編程器件的應(yīng)用日益廣泛,使用較多的是現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。FPGA器件性能優(yōu)越,使用方便,成本低廉,投資風(fēng)險(xiǎn)小,使用FPGA設(shè)計(jì)可以完全根據(jù)設(shè)計(jì)者需要開發(fā)ASIC芯片,
          • 關(guān)鍵字: 系統(tǒng)  實(shí)現(xiàn)  FPGA  
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