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助聽(tīng)器這個(gè)細(xì)分市場(chǎng)，安森美市占高達(dá)90%！

助聽(tīng)器是一種幫助聽(tīng)力障礙者增強(qiáng)聽(tīng)覺(jué)的電子設(shè)備，傳統(tǒng)上助聽(tīng)器主要采用模擬放大技術(shù)，對(duì)聲音的還原度較高，但難以消除外部噪音。為了解決這一難題，數(shù)字助聽(tīng)器應(yīng)運(yùn)而生，利用DSP芯片對(duì)聲音進(jìn)行數(shù)字化處理，可以實(shí)現(xiàn)更精確的聲音調(diào)節(jié)和更有效的噪音抑制，從而提高了聽(tīng)力受損者的聽(tīng)覺(jué)體驗(yàn)。而在助聽(tīng)器所用DSP芯片公開(kāi)市場(chǎng)領(lǐng)域，安森美 (onsemi) 竟然占到了90%的市場(chǎng)份額。安森美為何能夠雄霸這個(gè)市場(chǎng)這么多年？DSP芯片的優(yōu)勢(shì)在哪里？國(guó)內(nèi)市場(chǎng)近幾年的發(fā)展現(xiàn)狀如何？半導(dǎo)體行業(yè)觀察媒體此前采訪了安森美模擬與混合信號(hào)
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將ASIC IP核移植到FPGA上——如何測(cè)試IP核的功能和考慮純電路以外的其他因素

本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來(lái)開(kāi)發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問(wèn)題。文章從介紹使用預(yù)先定制功能即IP核的必要性開(kāi)始，通過(guò)闡述開(kāi)發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP 核相關(guān)因素，用八個(gè)重要主題詳細(xì)分享了利用ASIC IP來(lái)在FPGA上開(kāi)發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中，我們分享了第五到第六主題，介紹了我們?nèi)绾未_保在FPGA上實(shí)現(xiàn)所需的性能和在時(shí)鐘方面必須加以考量的因素有哪些。本篇
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從邊緣到云，Altera以可擴(kuò)展產(chǎn)品組合加快FPGA創(chuàng)新

近期，英特爾子公司Altera推出了一系列FPGA軟、硬件和開(kāi)發(fā)工具，使其可編程解決方案更易應(yīng)用于廣泛的用例和市場(chǎng)。Altera在年度開(kāi)發(fā)者大會(huì)上公布了下一代能效與成本優(yōu)化的Agilex? 3 FPGA情況，并宣布針對(duì)Agilex 5 FPGA提供新的開(kāi)發(fā)套件和軟件支持。?“通過(guò)與生態(tài)系統(tǒng)和分銷合作伙伴保持緊密的合作，Altera將持續(xù)提供基于FPGA的解決方案，為創(chuàng)新者提供易于設(shè)計(jì)和部署的前沿可編程技術(shù)。通過(guò)此次新品發(fā)布，我們將繼續(xù)利用可編程技術(shù)塑造未來(lái)，幫助客戶在數(shù)據(jù)中心、通信基礎(chǔ)設(shè)施、汽車
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NMPSM3軟處理器

NMPSM3概述在UCSC擴(kuò)展學(xué)院上了第一門FPGA課后，我對(duì)這些設(shè)備為普通人提供的功能感到驚訝，我決定更深入地研究它們。我最終意識(shí)到我有足夠的邏輯設(shè)計(jì)知識(shí)，可以構(gòu)建自己的簡(jiǎn)單處理器。在了解了KCPSM（nanoblaze）之后，我開(kāi)始構(gòu)建自己的處理器，并將其稱為NMPSM（Nick Mikstas可編程狀態(tài)機(jī)）。我花了三遍迭代才能制作出功能全面的處理器，因此命名為NMPSM3。即使NMPSM3受到nanoblaze IO方案的啟發(fā)，其內(nèi)部結(jié)構(gòu)也完全不同。NMPSM3是具有四個(gè)獨(dú)立中斷和一個(gè)復(fù)位的16位處
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用FPGA實(shí)現(xiàn)各種數(shù)字濾波器

FPGA濾波器實(shí)施概述本篇部分內(nèi)容來(lái)自網(wǎng)站FPGA濾波器實(shí)現(xiàn)的一些項(xiàng)目，源于一位在校學(xué)生的學(xué)習(xí)和設(shè)計(jì)- 了解并在FPGA上實(shí)現(xiàn)幾種類型的數(shù)字濾波器器，設(shè)計(jì)的所有濾波器均為15階濾波器，并使用16位定點(diǎn)數(shù)學(xué)運(yùn)算，該學(xué)生有一篇PPT可供參考：FPGA濾波器實(shí)現(xiàn)研究項(xiàng)目期間創(chuàng)建的Verilog源文件如下。FIR濾波器FIR濾波器是四個(gè)濾波器中最簡(jiǎn)單、最快的，它利用了預(yù)加器的對(duì)稱性，而且使用加法器樹(shù)來(lái)最小化組合路徑延遲。FIR_Filter.v`define FILT_LENGTH 16&nb
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AMD面向ADAS和數(shù)字座艙推出尺寸小成本優(yōu)化的車規(guī)級(jí)FPGA

在汽車傳感器和數(shù)字座艙中，尺寸更小的芯片器件正越來(lái)越盛行。根據(jù)咨詢機(jī)構(gòu) Yole Intelligence 的數(shù)據(jù)，高級(jí)駕駛輔助系統(tǒng)（ ADAS ）攝像頭市場(chǎng)規(guī)模在 2023 年估計(jì)為 20 億美元，預(yù)計(jì)到 2029 年將達(dá)到 27 億美元。為了滿足這些市場(chǎng)需求，AMD 推出了 AMD 汽車車規(guī)級(jí)（ XA ）系列的最新成員：Artix? UltraScale+? XA AU7P。這款成本優(yōu)化的 FPGA 符合車規(guī)標(biāo)準(zhǔn)，并針對(duì) ADAS 傳感器應(yīng)用和車載信息娛樂(lè)系統(tǒng)（ IVI ）進(jìn)行了優(yōu)化。新款 Art
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FPGA讓嵌入式設(shè)備安全成為現(xiàn)實(shí)

談及嵌入式設(shè)備，安全性一直是人們關(guān)注的一大話題。然而目前為止，人們的注意力都放在了錯(cuò)誤的方向上。不安全的網(wǎng)絡(luò)邊緣計(jì)算和物聯(lián)網(wǎng)設(shè)備已經(jīng)證明，最薄弱（且經(jīng)常被忽視）的環(huán)節(jié)往往導(dǎo)致重大的安全漏洞。慶幸的是，設(shè)計(jì)師現(xiàn)在可以采用一些重要的新方案確保將硬件可信根、集成加密、固件彈性等關(guān)鍵功能融入到各種互連設(shè)備的設(shè)計(jì)中。秘訣是什么？FPGA。具體而言，全新低功耗FPGA解決方案，如萊迪思MachXO5D-NX?系列芯片，搭配萊迪思Propel?和萊迪思Sentry?軟件解決方案，可以幫助設(shè)備和系統(tǒng)設(shè)計(jì)人員以經(jīng)濟(jì)高效、低
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將ASIC IP核移植到FPGA上——如何確保性能與時(shí)序以完成充滿挑戰(zhàn)的任務(wù)！

本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來(lái)開(kāi)發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問(wèn)題。文章從介紹使用預(yù)先定制功能即IP核的必要性開(kāi)始，通過(guò)闡述開(kāi)發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素，用八個(gè)重要主題詳細(xì)分享了利用ASIC IP來(lái)在FPGA上開(kāi)發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中，我們分享了第二到第四主題，介紹了使用FPGA進(jìn)行原型設(shè)計(jì)時(shí)需要立即想到哪些基本概念、在將專為ASIC技術(shù)而設(shè)計(jì)的I
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不只是高性能DSP，軟件定義SoC給音頻汽車工業(yè)等應(yīng)用帶來(lái)多通道和AI等豐富功能

XMOS推出的基于其第三代xcore架構(gòu)的xcore.ai系列可編程SoC芯片，在一顆器件里面集成了邊緣AI、DSP、控制單元和I/O等功能，因而可以針對(duì)應(yīng)用利用軟件將其定義為不同的器件系統(tǒng)，在保持靈活性和可編程性的同時(shí)提供優(yōu)異的性能，從而可以有更快的速度和更低的成本完成全新器件系統(tǒng)的開(kāi)發(fā)。本文將介紹如何利用xcore.ai芯片開(kāi)發(fā)DSP系統(tǒng)，并以XMOS與DSP Concepts近期宣布的合作協(xié)議為例，展示音頻開(kāi)發(fā)人員如何將 XMOS 的高度確定性、低延遲的 xcore.ai 平臺(tái)與 DSP Conce
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嵌入式FPGA（eFPGA）為SoC帶來(lái)了新的靈活性

引言隨著嵌入式系統(tǒng)的不斷發(fā)展，設(shè)計(jì)師面臨著越來(lái)越多的挑戰(zhàn)。功能性和連接性增加了集成的復(fù)雜性，尤其是在設(shè)計(jì)系統(tǒng)級(jí)芯片（SoC）時(shí)，通常很難提供最佳的邏輯架構(gòu)來(lái)管理系統(tǒng)。本文將探討嵌入式FPGA（eFPGA）的結(jié)構(gòu)，并探討如何在保持最大靈活性的同時(shí)，實(shí)現(xiàn)硅資源的最佳優(yōu)化。高級(jí)SoC設(shè)計(jì)取代板級(jí)系統(tǒng)我們正進(jìn)入一個(gè)將許多傳統(tǒng)PCB上的IC合并到單一單片IC或芯片組作為SoC的時(shí)代。如果IC設(shè)計(jì)團(tuán)隊(duì)未能加入正確的功能，或者在設(shè)計(jì)部分發(fā)現(xiàn)了漏洞，他們可能會(huì)錯(cuò)失市場(chǎng)機(jī)會(huì)或時(shí)間節(jié)點(diǎn)。傳統(tǒng)上，F(xiàn)PGA常用于原型設(shè)計(jì)、在PC
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萊迪思Avant-X：捍衛(wèi)數(shù)字前沿

現(xiàn)場(chǎng)可編程門陣列（FPGA）在當(dāng)今的眾多技術(shù)中發(fā)揮著重要作用。從航空航天和國(guó)防到消費(fèi)電子產(chǎn)品，再到關(guān)鍵基礎(chǔ)設(shè)施和汽車行業(yè)，F(xiàn)PGA在我們生活中不斷普及。與此同時(shí)對(duì)FPGA器件的威脅也在不斷增長(zhǎng)。想要開(kāi)發(fā)在FPGA上運(yùn)行（固件）的IP需要花費(fèi)大量資源，受這些FPGA保護(hù)的技術(shù)也是如此。這使得FPGA成為IP盜竊或破壞的潛在目標(biāo)。防止IP盜竊、客戶數(shù)據(jù)泄露和系統(tǒng)整體完整性所需的安全功能已經(jīng)不可或缺。它們是許多FPGA應(yīng)用的基礎(chǔ)，在某些地區(qū)有相應(yīng)法律要求（例如，歐盟的GDPR、美國(guó)的HIPAA、英國(guó)的2018年
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【實(shí)戰(zhàn)】一個(gè)Buck電路設(shè)計(jì)的完整過(guò)程

設(shè)計(jì)需求：硬十開(kāi)發(fā)的一塊基于安路EG4X20BG256的FPGA板卡。該系統(tǒng)應(yīng)用于一個(gè)USB傳輸，可以進(jìn)行多通道ADC數(shù)據(jù)采集的項(xiàng)目。整體框圖如下：實(shí)物如下：1、Buck控制器選型電源框圖制作過(guò)程，可以參考前期文檔：硬件總體設(shè)計(jì)之 “專題分析”我們可以看到在電源樹(shù)中，分別需要實(shí)現(xiàn)：5V→3.3V@2A5V→1.2V@2A5V→2.5V@2A此處我們選型的Buck電源控制器（集成Mosfet）是杰華特的JW5359從Datasheet我們可以看到：1、輸入電壓范圍滿足要求4.5V~18V2、輸出電流可以達(dá)到
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將ASIC IP核移植到FPGA上——更新概念并推動(dòng)改變以完成充滿挑戰(zhàn)的任務(wù)!

本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來(lái)開(kāi)發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問(wèn)題。文章從介紹使用預(yù)先定制功能即IP核的必要性開(kāi)始，通過(guò)闡述開(kāi)發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素，用八個(gè)重要主題詳細(xì)分享了利用ASIC所用IP來(lái)在FPGA上開(kāi)發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中，我們介紹了將ASIC IP移植到FPGA原型平臺(tái)上的必要性，并對(duì)原型設(shè)計(jì)中各種考量因素進(jìn)行了總體概述，分析開(kāi)發(fā)A
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國(guó)產(chǎn)FPGA，走到哪一步了？

隨著人工智能（AI）技術(shù)的飛速發(fā)展，其應(yīng)用邊界不斷拓寬，從簡(jiǎn)單的圖像識(shí)別到復(fù)雜的自然語(yǔ)言處理，再到自動(dòng)駕駛、智能制造等前沿領(lǐng)域，AI 正以前所未有的速度改變著我們的世界。在這場(chǎng) AI 革命中，深度學(xué)習(xí)作為其核心驅(qū)動(dòng)力，不斷推動(dòng)著算法與模型的革新，同時(shí)也對(duì)計(jì)算資源提出了更為嚴(yán)苛的要求。誕生于 1985 年的 FPGA 雖然問(wèn)世時(shí)間不長(zhǎng)，但已經(jīng)憑借「可編程」的獨(dú)特優(yōu)勢(shì)，在百花齊放的芯片浪潮中奪得一席之地，成為 GPU 芯片的又一勁敵。FPGA 的特點(diǎn)FPGA 芯片是基于可編程器件（PAL、GAL、CPLD）發(fā)
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將ASIC IP核移植到FPGA上——明了需求和詳細(xì)規(guī)劃以完成充滿挑戰(zhàn)的任務(wù)

本文從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來(lái)開(kāi)發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問(wèn)題。文章從介紹使用預(yù)先定制功能即IP核的必要性開(kāi)始，通過(guò)闡述開(kāi)發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素，用八個(gè)重要主題詳細(xì)分享了利用ASIC所用IP來(lái)在FPGA上開(kāi)發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。本篇文章是SmartDV數(shù)字芯片設(shè)計(jì)經(jīng)驗(yàn)分享系列文章的第一篇，作為全球領(lǐng)先的驗(yàn)證解決方案和設(shè)計(jì)IP提供商，SmartDV的產(chǎn)品研發(fā)及
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