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dsp＋fpga 文章進(jìn)入dsp＋fpga技術(shù)社區(qū)

基于高速串行BCD碼除法的數(shù)字頻率計(jì)的設(shè)計(jì)

摘要：介紹了在PPGA芯片上實(shí)現(xiàn)數(shù)字頻率計(jì)的原理。對(duì)各種硬件除法進(jìn)行了比較，提出了高速串行BCD碼除法的硬件算 ...
關(guān)鍵字：頻率測(cè)量周期測(cè)量 FPGA VHDL 狀態(tài)機(jī)

流水線型模數(shù)轉(zhuǎn)換器MAX1200及其與DSP的接口

流水線型模數(shù)轉(zhuǎn)換器MAX1200及其與DSP的接口,1 MAX1200的特點(diǎn)功能新型ADC正在朝著低功耗、高速、高分辨率的方向發(fā)展，新型流水線結(jié)構(gòu)正是實(shí)現(xiàn)高速低功耗ADC的有效方法。而MAX1200則是采用這一新技術(shù)的高速、高精度、低功耗ADC的代表。 MAX1200是
關(guān)鍵字：及其 DSP 接口 MAX1200 轉(zhuǎn)換器線型模數(shù) 流水

基于定點(diǎn)DSP的MP3音頻編碼算法研究

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP MP3 音頻編碼

基于PCI總線通用DSP信號(hào)處理系統(tǒng)的設(shè)計(jì)方案

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關(guān)鍵字： PCI DSP 信號(hào)處理

基于DSP的USB語(yǔ)音傳輸接口設(shè)計(jì)方案

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關(guān)鍵字： DSP USB 語(yǔ)音傳輸

基于CPLD與DSP組成的聲卡接口技術(shù)

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關(guān)鍵字： DSP 聲卡接口 CPLD

基于TMS320C6201DSP處理器與FLASH存儲(chǔ)器接口系統(tǒng)設(shè)計(jì)

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關(guān)鍵字： TMS320C6201 DSP Flash 存儲(chǔ)器接口

基于DSP磁存儲(chǔ)設(shè)備抗沖擊技術(shù)控制系統(tǒng)設(shè)計(jì)方案

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關(guān)鍵字： DSP 磁存儲(chǔ)設(shè)備抗沖擊控制系統(tǒng)

賽靈思異構(gòu)3D FPGA難在哪兒

不久前，All Programmable技術(shù)和器件的企業(yè)——賽靈思公司（Xilinx）正式發(fā)貨 Virtex-7 H580T FPGA—全球首款3D異構(gòu)All Programmable產(chǎn)品。 Virtex-7 HT采用賽靈思的堆疊硅片互聯(lián) (SSI)技術(shù)，是提供業(yè)界帶寬最高的FPGA，可提供多達(dá)16個(gè)28 Gbps收發(fā)器和72個(gè)13.1 Gbps收發(fā)器，也是能滿足關(guān)鍵Nx100G和400G線路卡應(yīng)用功能要求的單芯片解決方案。為此，本刊訪問(wèn)了該公司負(fù)責(zé)人，澄
關(guān)鍵字： Xilinx 賽靈思 3D FPGA all programmable 異構(gòu)

一種基于ARM和FPGA的可重構(gòu)MAC協(xié)議設(shè)計(jì)

一種基于ARM和FPGA的可重構(gòu)MAC協(xié)議設(shè)計(jì),摘要：為了在實(shí)際信道條件下研究Ad Hoc網(wǎng)絡(luò)MAC協(xié)議，克服商業(yè)網(wǎng)卡芯片和理論仿真等帶來(lái)的局限性，搭建了基于ARM和FPGA相結(jié)合的硬件平臺(tái)，設(shè)計(jì)與實(shí)現(xiàn)了基于CSMA／CA的可重構(gòu)MAC協(xié)議，并進(jìn)行了仿真測(cè)試，驗(yàn)證了該協(xié)議設(shè)
關(guān)鍵字：協(xié)議設(shè)計(jì) MAC 重構(gòu) ARM FPGA 基于

用DSP軟件編程實(shí)現(xiàn)的引導(dǎo)裝載系統(tǒng)設(shè)計(jì)

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關(guān)鍵字： DSP 軟件編程引導(dǎo)裝載

基于TMS320F206 DSP的圖像采集卡設(shè)計(jì)方案

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關(guān)鍵字： TMS320F206 DSP 圖像采集卡

基于DSP的心電監(jiān)護(hù)模塊設(shè)計(jì)方案

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關(guān)鍵字： DSP 心電監(jiān)護(hù) TMS320F206

用Synplify Premier加快FPGA設(shè)計(jì)時(shí)序收斂

傳統(tǒng)的綜合技術(shù)越來(lái)越不能滿足當(dāng)今采用 90 納米及以下工藝節(jié)點(diǎn)實(shí)現(xiàn)的非常大且復(fù)雜的 FPGA 設(shè)計(jì)的需求了。問(wèn)題是傳統(tǒng)的 FPGA 綜合引擎是基于源自 ASIC 的方法，如底層規(guī)劃、區(qū)域內(nèi)優(yōu)化 (IPO,In-place Optimization) 以
關(guān)鍵字： Synplify Premier FPGA 時(shí)序收斂

基于FPGA的IRIG-B(DC)碼解碼

摘要：在分析了IRIG-B(DC)碼碼型特點(diǎn)的基礎(chǔ)上，提出了一種IRIG-B(DC)時(shí)間碼解碼的設(shè)計(jì)方法。該方法由少量外圍電路與一片現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片組成，來(lái)實(shí)現(xiàn)對(duì)IRG-B(DC)碼的解碼、1 PPS信號(hào)輸出、實(shí)時(shí)時(shí)間顯示以
關(guān)鍵字： IRIG-B FPGA DC 解碼

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dsp＋fpga電路

利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開(kāi)關(guān)電源設(shè)計(jì)的方法
一種基于DSP和USB的指紋識(shí)別系統(tǒng)設(shè)計(jì)
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計(jì)與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計(jì)與實(shí)現(xiàn)

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基于FPGA的數(shù)字存儲(chǔ)示波器設(shè)計(jì)與實(shí)現(xiàn)
基于DSP和PC的農(nóng)業(yè)機(jī)器人控制系統(tǒng)
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使用FPGA的超聲波測(cè)距資料合集免費(fèi)下載
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如何使用FPGA實(shí)現(xiàn)低成本網(wǎng)絡(luò)數(shù)據(jù)傳輸存儲(chǔ)系統(tǒng)

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