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數(shù)字基帶預(yù)失真系統(tǒng)中環(huán)路延遲估計(jì)的FPGA實(shí)現(xiàn)
- 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)實(shí)現(xiàn)了數(shù)字基帶預(yù)失真系統(tǒng)中的環(huán)路延遲估計(jì)模塊。該模塊運(yùn)用了一種環(huán)路延遲估計(jì)新方法，易于FPGA實(shí)現(xiàn)。同時(shí)，在信號(hào)失真的情況下也能給出正確的估計(jì)結(jié)果。Modelsim SE 6.5c的時(shí)序仿真結(jié)果和SignalTaps II的硬件調(diào)試結(jié)果驗(yàn)證了模塊的有效性。
- 關(guān)鍵字： 數(shù)字基帶預(yù)失真系統(tǒng) 環(huán)路延遲估計(jì) FPGA
基于FPGA的VHDL語(yǔ)言電路優(yōu)化設(shè)計(jì)
- 在VHDL語(yǔ)言電路優(yōu)化設(shè)計(jì)當(dāng)中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實(shí)現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計(jì)系統(tǒng)滿足一定的速度要求。
- 關(guān)鍵字： 電路優(yōu)化設(shè)計(jì) VHDL FPGA
基于FPGA的SoC/IP驗(yàn)證平臺(tái)的設(shè)計(jì)與應(yīng)用
- SoC是大規(guī)模集成電路的發(fā)展趨勢(shì)。SoC設(shè)計(jì)必須依靠完整的系統(tǒng)級(jí)驗(yàn)證來保證其正確性?；贔PGA的驗(yàn)證平臺(tái)能夠縮短SoC驗(yàn)證時(shí)間，并提高驗(yàn)證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設(shè)計(jì)了一個(gè)基于片上總線的SoC原型驗(yàn)證平臺(tái)，并將VxWorks嵌入式操作系統(tǒng)應(yīng)用于此平臺(tái)，通過軟硬件協(xié)同驗(yàn)證的方法，驗(yàn)證了平臺(tái)的可靠性。該平臺(tái)在CF卡及通用智能卡SoC芯片驗(yàn)證中得以應(yīng)用。
- 關(guān)鍵字： SoC驗(yàn)證平臺(tái) 系統(tǒng)級(jí)驗(yàn)證 FPGA
基于FPGA實(shí)現(xiàn)CPCI數(shù)據(jù)通信
- 本文設(shè)計(jì)的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過Verilog HDL語(yǔ)言在FPGA中產(chǎn)生相應(yīng)的控制信號(hào)，完成對(duì)數(shù)據(jù)的快速讀寫，從而實(shí)現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
- 關(guān)鍵字： CPCI協(xié)議轉(zhuǎn)換 Verilog FPGA
基于FPGA的主從式高速數(shù)據(jù)采集與傳輸系統(tǒng)
- 針對(duì)數(shù)據(jù)采集系統(tǒng)有信號(hào)形式多樣、實(shí)時(shí)傳輸和靈活配置的要求，介紹了一種基于FPGA的數(shù)據(jù)采集和傳輸系統(tǒng)，以及系統(tǒng)數(shù)字電路的程序設(shè)計(jì)。該系統(tǒng)以現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）作為數(shù)據(jù)采集、預(yù)處理、組幀和傳輸?shù)目刂坪诵?，通過低速串口接收控制命令，以高速USB接口向控制臺(tái)發(fā)送采集數(shù)據(jù)幀，設(shè)計(jì)了數(shù)字FIR濾波器濾除采集電路的信號(hào)干擾。
- 關(guān)鍵字： 數(shù)字FIR濾波器 數(shù)據(jù)采集系統(tǒng) FPGA
針對(duì)FPGA優(yōu)化的高分辨率時(shí)間數(shù)字轉(zhuǎn)換陣列電路
- 介紹一種針對(duì)FPGA優(yōu)化的時(shí)間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對(duì)全局時(shí)鐘進(jìn)行倍頻與移相，通過時(shí)鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時(shí)間數(shù)字轉(zhuǎn)換的功能。
- 關(guān)鍵字： 時(shí)間數(shù)字轉(zhuǎn)換 鎖相環(huán) FPGA
多項(xiàng)式擬合在log-add算法單元中的應(yīng)用及其FPGA實(shí)現(xiàn)
- 綜合考慮面積和速度等因素，采用一次多項(xiàng)式擬合實(shí)現(xiàn)了簡(jiǎn)單快速的log-add算法單元。實(shí)驗(yàn)結(jié)果表明，在相同的精度要求下，其FPGA實(shí)現(xiàn)資源占用合理，硬件開銷好于其他次數(shù)的多項(xiàng)式擬合實(shí)現(xiàn)方案。
- 關(guān)鍵字： log-add算法單元 多項(xiàng)式擬合 FPGA
Canny算法的改進(jìn)及FPGA實(shí)現(xiàn)
- 通過對(duì)傳統(tǒng)Canny邊緣檢測(cè)算法的分析提出了相應(yīng)的改進(jìn)方法。通過模板代替卷積、適當(dāng)?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實(shí)現(xiàn)。
- 關(guān)鍵字： Canny邊緣檢測(cè)算法 卷積 FPGA
基于FPGA的三相PWM發(fā)生器
- 介紹了基于FPGA設(shè)計(jì)的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點(diǎn),可應(yīng)用于交流電機(jī)驅(qū)動(dòng)用的三相電壓源逆變器。實(shí)驗(yàn)結(jié)果驗(yàn)證了本設(shè)計(jì)的有效性。
- 關(guān)鍵字： PWM發(fā)生器 三相逆變器 FPGA
基于小波變換的ECG信號(hào)壓縮及其FPGA實(shí)現(xiàn)
- 小波變換在ECG信號(hào)處理中的應(yīng)用得到了很多研究人員的關(guān)注。本文研究了5層5/3提升小波變換及其反變換的FPGA實(shí)現(xiàn)，并將其應(yīng)用于ECG信號(hào)的壓縮，在均方誤差可控的范圍內(nèi)獲得了較大的壓縮比，并利用設(shè)計(jì)的硬核實(shí)現(xiàn)了信號(hào)的重建。
- 關(guān)鍵字： ECG信號(hào)處理 小波變換 FPGA
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