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基于DSP的EASI十二導(dǎo)聯(lián)多功能Holter系統(tǒng)

基于DSP的EASI十二導(dǎo)聯(lián)多功能Holter系統(tǒng),一種以數(shù)字信號處理器(DSP)為核心，具有實(shí)時(shí)檢測、無線傳輸和24小時(shí)心電數(shù)據(jù)連續(xù)記錄功能的多功能Holter系統(tǒng)。在該系統(tǒng)中，通過EASI導(dǎo)聯(lián)系統(tǒng)模塊采集心電信號，然后采用小波變換算法對心電信號進(jìn)行實(shí)時(shí)特征提取，并將心電數(shù)據(jù)存入MicroSD卡實(shí)現(xiàn)24小時(shí)心電數(shù)據(jù)記錄；或者通過Zigbee無線傳輸模塊將心電數(shù)據(jù)傳輸?shù)诫娔X進(jìn)行遠(yuǎn)程實(shí)時(shí)監(jiān)測及十二導(dǎo)聯(lián)心電數(shù)據(jù)的推導(dǎo)。
關(guān)鍵字： Holter 系統(tǒng) 多功能十二 DSP EASI 基于數(shù)字信號

一種基于FPGA/DSP的靈巧干擾平臺設(shè)計(jì)與實(shí)現(xiàn)

引言目前，通信干擾的手段以信號大功率壓制為主，本質(zhì)上屬于物理層能量干擾，存在效費(fèi)比低，且容易暴露自...
關(guān)鍵字： FPGA DSP 干擾平臺

多路同步串口的FPGA傳輸實(shí)現(xiàn)

　　引言　　隨著集成電路技術(shù)的發(fā)展，F(xiàn)PGA和DSP以及ARM以其體積小、速度快、功耗低、設(shè)計(jì)靈活、利于系統(tǒng)集成、擴(kuò)展升級等優(yōu)點(diǎn)，被廣泛地應(yīng)用于高速數(shù)字信號傳輸及數(shù)據(jù)處理，以DSP+FPGA+ARM的架構(gòu)組成滿足實(shí)時(shí)性要求的高速數(shù)字處理系統(tǒng)已成為一種趨勢，本文主要研究FPGA在高速多路數(shù)據(jù)傳輸中的應(yīng)用。　　系統(tǒng)結(jié)構(gòu) 　　在DSP多路串行數(shù)據(jù)同時(shí)向ARM發(fā)送的系統(tǒng)中，因?yàn)閿?shù)據(jù)通道有并行要求，應(yīng)用FPGA硬件并行的特點(diǎn)，由FPGA并行接收多路數(shù)據(jù)，經(jīng)過緩沖后再發(fā)送至ARM進(jìn)行數(shù)據(jù)的高級處理的方案，系
關(guān)鍵字：多路同步串口 FPGA DSP

高性能多DSP互連技術(shù)

　　前言　　由于現(xiàn)代數(shù)字信號處理器(DSP)設(shè)計(jì)、半導(dǎo)體工藝、并行處理和互連與傳輸技術(shù)的進(jìn)步，現(xiàn)代高性能DSP的處理能力得到極大發(fā)展。但在移動通信、雷達(dá)信號處理和實(shí)時(shí)圖像處理等復(fù)雜電子系統(tǒng)中，單片DSP的性能仍可能無法滿足需求，通常需要使用多片DSP構(gòu)成并行信號處理系統(tǒng)。　　在多DSP系統(tǒng)中，互連技術(shù)連接DSP、接口及其他處理器，一起構(gòu)成系統(tǒng)的靜態(tài)體系結(jié)構(gòu)，是數(shù)據(jù)傳輸?shù)闹虚g介質(zhì)的總和?；ミB技術(shù)傳輸代表計(jì)算任務(wù)、中間數(shù)據(jù)、結(jié)果或狀態(tài)控制信息的數(shù)據(jù)流，使接口與DSP中的算法模塊通過數(shù)據(jù)流動態(tài)地連接起來
關(guān)鍵字：接口 DSP 處理器互連

插值查找表：實(shí)現(xiàn)DSP功能的簡便方法

　　如果數(shù)字信號處理器內(nèi)核沒有您需要的確切功能，可使用插值查找表(ILUT)來解決這一問題。　　作為賽靈思的現(xiàn)場工程師，我常常問這樣的問題：我們是否能夠提供一款其功能可滿足客戶所有獨(dú)特設(shè)計(jì)要求的DSP內(nèi)核。有時(shí)候內(nèi)核會太大，太小或者不夠快。有時(shí)，我們會開發(fā)一款能確切滿足客戶需求的內(nèi)核，并迅速以CORE Generator商標(biāo)推出。不過即便在這種情況下，客戶仍然想要一套特定的DSP功能，而且刻不容緩。在這些情況下，我常常建議他們使用我們器件中的插值查找表來定制他們的DSP功能。　　查找表(LUT)實(shí)
關(guān)鍵字： Xilinx DSP 插值查找表

雙開關(guān)正激轉(zhuǎn)換器及其應(yīng)用設(shè)計(jì)

　　中心議題：　　低功耗模式以及內(nèi)部時(shí)脈　　DSP: 降低功耗與提高效能　　解決方案：　　關(guān)閉無線電，將晶片切換至淺層或深層睡眠模式　　Casual不定時(shí)掃瞄　　功耗是決定可攜式裝置發(fā)展成敗的關(guān)鍵因素。由于這類裝置的趨勢朝向功能匯整的方向演進(jìn)，最明顯的跡象就是百萬像素?cái)?shù)字相機(jī)整合至照相手機(jī)中，新型的多功能裝置必須持續(xù)迎合消費(fèi)者的需求，尤其是在功耗方面。　　雖然藍(lán)牙本身就已是低功耗技術(shù)，但為了進(jìn)一步延長電池續(xù)航力，藍(lán)牙技術(shù)聯(lián)盟(Bluetooth SIG)仍持續(xù)整合許多新方法，以
關(guān)鍵字： DSP 轉(zhuǎn)換器藍(lán)牙

利用MSGQ模塊簡化復(fù)雜DSP的應(yīng)用

利用MSGQ模塊簡化復(fù)雜DSP的應(yīng)用, 電信基礎(chǔ)設(shè)備、視頻基礎(chǔ)設(shè)備以及影像應(yīng)用等對于帶寬的要求迅速提升,這些系統(tǒng)需要支持具有更高分辨率、更快幀速率以及更出色音質(zhì)的音視頻流。同時(shí)，上述系統(tǒng)還要提高信道密度，降低每信道的功耗。此外，該市場不僅要
關(guān)鍵字： DSP 應(yīng)用復(fù)雜簡化 MSGQ 模塊利用

用RapidIO提高DSP陣列的性能

“采用SERDES(串行/解串器)技術(shù)后只需少量引腳就能獲得很高的帶寬。由于硬件全部承擔(dān)了協(xié)議棧的處理，RapidIO減少了原來僅用于在系統(tǒng)中傳輸數(shù)據(jù)的寶貴DSP周期?！盨hippen說，“例如，多個(gè)飛思卡爾公司的StarCorebase
關(guān)鍵字：性能陣列 DSP 提高 RapidIO RapidIO

軟件無線電技術(shù)與可重配置計(jì)算體系結(jié)構(gòu)

1．技術(shù)趨勢
　　現(xiàn)代無線通信的主體是移動通信。參照ITU建議M1225，移動通信是在復(fù)雜多變的移動環(huán)境下工作的，因此必須考慮嚴(yán)重的時(shí)變和多徑傳播的影響。在現(xiàn)代無線通信系統(tǒng)中，特別是在碼分多址(CDMA)系統(tǒng)中，為了
關(guān)鍵字：計(jì)算體系結(jié)構(gòu) 配置技術(shù) 無線電軟件 DSP FPGA

基于DSP的多頻帶混合信號測試系統(tǒng)的設(shè)計(jì)

隨著數(shù)字化浪潮的深入，具有混合信號功能的芯片越來越多地出現(xiàn)在人們的生活中。通訊領(lǐng)域的MODEM(如ADSL)，CODEC和飛速發(fā)展的手機(jī)芯片，視頻處理器領(lǐng)域的MPEG，DVD 芯片，都是具有混合信號功能的芯片，其特點(diǎn)是處理速度高、覆蓋的頻率范圍寬，芯片的升級換代周期日益縮短。這就要求測試系統(tǒng)具有更高的性能和更寬的頻帶范圍，而且需要靈活的架構(gòu)來應(yīng)對不斷升級的芯片測試需求，以便有效降低新器件的測試成本。此外，混合信號芯片種類繁多，各種具有混合信號的芯片已經(jīng)廣泛運(yùn)用到生產(chǎn)和生活的各個(gè)領(lǐng)域，而不同的應(yīng)用領(lǐng)域，其工
關(guān)鍵字：測試系統(tǒng) 設(shè)計(jì) 信號混合 DSP 頻帶基于數(shù)字信號

基于FPGA設(shè)計(jì)DSP的實(shí)踐與改進(jìn)

當(dāng)設(shè)計(jì)的系統(tǒng)需要對數(shù)字信號進(jìn)行處理時(shí)，常采用通用 DSP（Digital Signal Process）處理器，這樣的設(shè)計(jì)方案通用性好，且還有各種較為成熟的 DSP算法可以參考。但是，這類方案通常是雙核設(shè)計(jì)，即采用通用控制器（MCU）加上通用 DSP處理器實(shí)現(xiàn)，在實(shí)現(xiàn)系統(tǒng)時(shí)開發(fā)的復(fù)雜程度、難度都較大，也難以滿足定制特殊處理的需要。為了解決這些問題，人們開始尋求新的設(shè)計(jì)方案，基于通用處理器加上FPGA（大規(guī)?？删庨T陣列）的架構(gòu)方案逐漸成為主流，在新的方案中通用控制器完成控制和管理功能，專用的數(shù)字信號處理和組
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海思將在網(wǎng)絡(luò)設(shè)備芯片中使用Tensilica的DPU和DSP內(nèi)核

　　Tensilica日前宣布，授權(quán)海思半導(dǎo)體Xtensa系列可配置數(shù)據(jù)處理器(DPU)及ConnX™ DSP(數(shù)據(jù)信號處理)IP核。海思將在網(wǎng)絡(luò)設(shè)備芯片的設(shè)計(jì)中使用Tensilica的DPU和DSP內(nèi)核。　　海思半導(dǎo)體副總裁Teresa He表示：“在選擇Tensilica之前我們對可授權(quán)的DSP IP核進(jìn)行了全面的考察和評估。Tensilica 公司的Xtensa系列DPU在提供世界一流DSP性能的同時(shí)又擁有卓越的靈活性和可配置性，給予海思半導(dǎo)體產(chǎn)品很強(qiáng)的差異化能力，帶給我
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基于SBC+DSP 的嵌入式系統(tǒng)設(shè)計(jì)與應(yīng)用

基于SBC+DSP 的嵌入式系統(tǒng)設(shè)計(jì)與應(yīng)用,根據(jù)嵌入式系統(tǒng)知識，利用其優(yōu)點(diǎn)，針對星圖識別的特征，設(shè)計(jì)一種以SBC+DSP為硬件平臺的嵌入式系統(tǒng)，通過試驗(yàn)驗(yàn)證，系統(tǒng)能夠滿足星圖識別大數(shù)據(jù)量、實(shí)時(shí)響應(yīng)速度和高可靠性的要求。
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基于FPGA實(shí)現(xiàn)DSP與RapidIO網(wǎng)絡(luò)互聯(lián)

本文首先簡單的介紹了總線的發(fā)展，從而引出一種新型的串行點(diǎn)對點(diǎn)交換結(jié)構(gòu)RapidIO。DSP 在高性能處理系統(tǒng)中的重要性毋庸置疑，但是目前的很多DSP 并沒有RapidIO接口。本文提出了利用FPGA，將DSP 的總線橋接到一個(gè)RapidIO IP 上，從而實(shí)現(xiàn)了DSP與RapidIO 網(wǎng)絡(luò)的互聯(lián)。
關(guān)鍵字： RapidIO 網(wǎng)絡(luò)互聯(lián) DSP 實(shí)現(xiàn) FPGA 基于 RapidIO