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          <label id="pryje"></label>
          


          
	
  	
          
	
          
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          FPGA系統(tǒng)設計的仿真驗證之： ModelSim仿真工具簡介
          
                                                            
                                        
            
                    	
          • 　　7.2 ModelSim仿真工具簡介
　　ModelSim是Model Technology(Mentor Graphics的子公司)的DHL硬件描述語言的仿真軟件，該軟件可以用來實現(xiàn)對設計的VHDL、Verilog或者是兩種語言混合的程序進行仿真，同時也支持IEEE常見的各種硬件描述語言標準。
　　無論從友好的使用界面和調試環(huán)境來看，還是從仿真速度和仿真效果來看，ModelSim都可以算得上是業(yè)界最優(yōu)秀的HDL語言仿真軟件。它是惟一的單內核支持VHDL和Verilog混合仿真的仿真器，是做FPG
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          • 關鍵字：
                        FPGA  ModelSim                          
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          基于Modelsim FLI接口的FPGA仿真技術
          
                                                            
                                        
            
                    	
          • 　　1、Modelsim 及 FLI接口介紹
　　Modelsim是 Model Technology(Mentor Graphics的子公司)的 HDL 硬件描述語言仿真軟件，可以實現(xiàn) VHDL, Verilog，以及 VHDL-Verilog 混合設計的仿真。除此之外，Modelsim還能夠與 C 語言一起實現(xiàn)對 HDL 設計文件的協(xié)同仿真。同時，相對于大多數(shù)的 HDL 仿真軟件來說，Modelsim 在仿真速度上也有明顯優(yōu)勢。這些特點使 Modelsim 越來越受到 EDA設計者、尤其是 FPGA
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          • 關鍵字：
                        Modelsim  FPGA                          
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          16個信號源設計匯總，包括無線電、DDS等
          
                                                            
            
                    	
          • 　　信號發(fā)生器是一種能提供各種頻率、波形和輸出電平電信號的設備。在測量各種電信系統(tǒng)或電信設備的振幅特性、頻率特性、傳輸特性及其它電參數(shù)時，以及測量元器件的特性與參數(shù)時，用作測試的信號源或激勵源。
　　無線電導航數(shù)字信號源的系統(tǒng)設計，完整參考方案
　　本無線電導航數(shù)字信號源總體設計思想采用直接數(shù)字頻率合成器(DDS)技術，設計精確的時鐘參考源精度、頻率和相位累加器字長和正弦波函數(shù)表，實現(xiàn)研制技術要求的輸出頻率變化范圍、頻率變化步長和頻率精度的調制正弦信號形式。
　　基于DDFS的程控音頻儀器測試信號源
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          • 關鍵字：
                        無線電  FPGA                          
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          基于FPGA的高精度信號源的設計
          
                                                            
                                        
            
                    	
          • 　　引言
　　近年來電子信息技術飛速發(fā)展，使得各領域對信號源的要求不斷提高，不但要求其頻率穩(wěn)定度和準確度高，頻率改變方便，而且還要求可以產生任意波形，輸出不同幅度的信號等。DDFS技術是自上世紀70年代出現(xiàn)的一種新型的直接頻率合成技術。DDFS技術是在信號的采樣定理的基礎上提出來的，從“相位”的概念出發(fā)，進行頻率合成，不但可利用晶體振蕩的高頻率穩(wěn)定度、高準確度，且頻率改變方便，轉換速度快，便于產生任意波形等，因此，DDFS技術是目前高精密度信號源的核心技術。
　　1 DDFS技
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          • 關鍵字：
                        FPGA  DDFS                          
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          基于DDS跳頻信號源的設計與實現(xiàn)
          
                                                            
                                        
            
                    	
          • 　　0 引言
　　跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應用于軍事、交通、商業(yè)等各個領域。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號的穩(wěn)定性和產生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產生多個所需的頻率。該方法頻率轉換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算
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          • 關鍵字：
                        DDS  FPGA                          
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          小梅哥和你一起深入學習FPGA之數(shù)碼管動態(tài)掃描（下）
          
                                                            
                                        
            
                    	
          • 　　

 
　　測試平臺設計
　　本實驗主要對數(shù)碼管驅動引腳的狀態(tài)與預期進行比較和分析，通過仿真，驗證設計的正確性和合理性。數(shù)碼管驅動模塊的testbench如下所示：
　　`timescale 1ns/1ns
　　module DIG_LED_DRIVE_tb;
　　reg [23:0]data;
　　reg clk;
　　reg rst_n;
　　wire [7:0]seg;
　　wire [2:0]sel;
　　DIG_LED_DRIVE DIG_LED_DRIVE
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          • 關鍵字：
                        FPGA  動態(tài)掃描                          
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          IP協(xié)議是什么
          
                                                            
                                        
            
                    	
          • 　　導讀：文主要介紹的是IP協(xié)議是什么，想必大家對IP協(xié)議并不陌生，但是你知道的具體含義嗎?不知道的話就看來學習一下吧~~~
1.IP協(xié)議是什么--簡介
　　IP(Internet Protocol)協(xié)議的英文名直譯就是：因特網協(xié)議，簡稱為“網協(xié)”，也就是為計算機網絡相互連接進行通信而設計的協(xié)議。在因特網中，它是能使連接到網上的所有計算機網絡實現(xiàn)相互通信的一套規(guī)則，規(guī)定了計算機在因特網上進行通信時應當遵守的規(guī)則。任何廠家生產的計算機系統(tǒng)，只要遵守 IP協(xié)議就可以與因特網互連互通
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          • 關鍵字：
                        IP協(xié)議  TCP/IP  IP協(xié)議是什么                          
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          千兆采樣ADC確保直接RF變頻
          
                                                            
                                        
            
                    	
          • 　　隨著模數(shù)轉換器(ADC)的設計與架構繼續(xù)采用尺寸更小的過程節(jié)點，一種新的千兆赫ADC產品應運而生。能以千兆赫速率或更高速率進行直接RF采樣且不產生交織偽像的ADC為通信系統(tǒng)、儀器儀表和雷達應用的直接RF數(shù)字化帶來了全新的系統(tǒng)解決方案。
　　最先進的寬帶ADC技術可以實現(xiàn)直接RF采樣。就在不久前，唯一可運行在GSPS (Gsample/s)下的單芯片ADC架構是分辨率為6位或8位的Flash轉換器。這些器件能耗極高，且通常無法提供超過7位的有效位數(shù)(ENOB)，這是由于Flash架構的幾何尺寸與功耗限
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          • 關鍵字：
                        ADC  RF  轉換器  LVDS  FPGA                          
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          選擇合適的轉換器：JESD204B與LVDS對比
          
                                                            
                                        
            
                    	
          • 　　1 為不同應用提供不同選擇
　　對于數(shù)據轉換器的高速串行傳輸，不同的應用有不同的選擇。十多年來，數(shù)據轉換器制造商一直選擇LVDS作為主要差分信號技術。盡管有些LVDS應用可使用更高的數(shù)據速率，但目前該市場上的轉換器廠商可提供的最大LVDS數(shù)據速率仍然為0.8至1 Gbps。LVDS技術一直難以滿足轉換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項LVDS核心制造商的行業(yè)標準。該規(guī)范可作為設計人員的最佳實踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS
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          • 關鍵字：
                        JESD204B  LVDS  轉換器  FPGA  PHY                          
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          實現(xiàn)基于USB3.0技術的高清攝像頭系統(tǒng)設計
          
                                                            
                                        
            
                    	
          • 　　高清圖像質量已經快速成為現(xiàn)代家庭中多媒體產品的標準配置。在該領域之外的許多應用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應用包括安保、醫(yī)療成像和工廠生產線檢測系統(tǒng)等等。當然，盡管增強型成像技術在不久的將來更加流行似乎是板上釘釘?shù)氖虑?，但這將取決于支持更高數(shù)據傳輸能力的先進半導體技術的發(fā)展。本文將以實例闡述半導體技術所取得的進展。
　　雖然USB連接標準開始并沒有引起太多關注，但從上世紀90年代中期第一次脫穎而出已經改變了很多，它現(xiàn)在已經遠遠不只是為低數(shù)據速率的鼠標和
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          • 關鍵字：
                        USB  FIFO  緩沖器  FPGA  顯示器                          
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          駿龍科技最新物聯(lián)網開發(fā)套件和電機驅動方案擴展Altera MAX 10 FPGA的應用
          
                                                            
            
                    	
          • 　　領先的技術分銷商駿龍科技有限公司發(fā)布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯(lián)網開發(fā)套件和電機驅動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進的處理能力，駿龍科技推出的產品進一步驗證了MAX® 10 FPGA的卓越性能，并進一步豐富了Altera公司的工業(yè)解決方案。
　　“Mpression Odyssey(奧德賽)”開發(fā)套件是一
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          • 關鍵字：
                        駿龍科技  物聯(lián)網  FPGA                          
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          利用FPGA和分解器數(shù)字轉換器簡化角度測量
          
                                                            
                                        
            
                    	
          • 　　1 編碼器和分解器的類型
　　編碼器分為增量和絕對兩個基本類別。增量編碼器可以監(jiān)控輪軸上的兩個位置，可以在輪軸每次經過這兩個位置時產生A或B脈沖。獨立的外部電動計數(shù)器然后從這些脈沖解讀出轉速和旋轉方向。雖然適用于眾多應用，但是增量式計數(shù)器確實存在某些不足。例如，在輪軸停轉情況下，增量編碼器在開始運行之前必須首先通過調回到某個指定校準點來實現(xiàn)自身校準。另外，增量式計數(shù)器易受到電氣干擾的影響，導致發(fā)送到系統(tǒng)的脈沖不準確，進而造成旋轉計數(shù)錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標應用有影響，則
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          • 關鍵字：
                        編碼器  分解器  RDC  FPGA  脈沖                          
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          Tcl在Vivado中的應用
          
                                                            
                                        
            
                    	
          • 　　Xilinx的新一代設計套件 Vivado 相比上一代產品 ISE， 在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。 但是對初學者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。
　　本文介紹了 Tcl 在 Vivado 中的基礎應用，希望起到拋磚引玉的作用，指引使用者在短時間內快速掌握相關技巧，更好地發(fā)揮 Vivado 在 FPGA 設計中的優(yōu)勢。
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          • 關鍵字：
                        Xilinx  VivadoTcl  FPGA  cells                          
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          Altera: FPGA集成硬核浮點DSP
          
                                                            
                                        
            
                    	
          • 　　1 FPGA浮點運算推陳出新
　　以往FPGA在進行浮點運算時，為符合IEEE 754標準，每次運算都需要去歸一化和歸一化步驟，導致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數(shù)和自然對數(shù)等更復雜的數(shù)學函數(shù)需要大約1000個LUT。因此隨著DSP算法越來越復雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴重的布線擁
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          • 關鍵字：
                        Altera  FPGA  LUT  DSP  數(shù)據通路                          
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          三相SPWM波形發(fā)生器的設計與仿真
          
                                                            
                                        
            
                    	
          • 本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(DDS)為核心產生三相SPWM信號。并且利用VHDL設計了死區(qū)時間可調的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
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          • 關鍵字：
                        VHDL  SPWM  DDS  死區(qū)時間  FPGA  201505                          
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