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Verilog HDL基礎(chǔ)知識(shí)7之模塊例化

Verilog使用模塊（module）的概念來(lái)代表一個(gè)基本的功能塊。一個(gè)模塊可以是一個(gè)元件，也可以是低層次模塊的組合。常用的設(shè)計(jì)方法是使用元件構(gòu)建在設(shè)計(jì)中多個(gè)地方使用的功能塊，以便進(jìn)行代碼重用。模塊通過(guò)接口（輸入和輸出）被高層的模塊調(diào)用，但隱藏了內(nèi)部的實(shí)現(xiàn)細(xì)節(jié)。這樣就使得設(shè)計(jì)者可以方便地對(duì)某個(gè)模塊進(jìn)行修改，而不影響設(shè)計(jì)的其他部分。在verilog中，模塊聲明由關(guān)鍵字module開(kāi)始，關(guān)鍵字endmodule則必須出現(xiàn)在模塊定義的結(jié)尾。每個(gè)模塊必須具有一個(gè)模塊名，由它唯一地標(biāo)識(shí)這個(gè)模塊。模塊的端口列表則描述
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Verilog HDL基礎(chǔ)知識(shí)6之語(yǔ)法結(jié)構(gòu)

雖然 Verilog 硬件描述語(yǔ)言有很完整的語(yǔ)法結(jié)構(gòu)和系統(tǒng)，這些語(yǔ)法結(jié)構(gòu)的應(yīng)用給設(shè)計(jì)描述帶來(lái)很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎(chǔ)上的。有些語(yǔ)法結(jié)構(gòu)是不能與實(shí)際硬件電路對(duì)應(yīng)起來(lái)的，比如 for 循環(huán)，它是不能映射成實(shí)際的硬件電路的，因此，Verilog 硬件描述語(yǔ)言分為可綜合和不可綜合語(yǔ)言。下面我們就來(lái)簡(jiǎn)單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫(xiě)的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此，我們常用可綜合語(yǔ)句來(lái)描述數(shù)字硬件電路。(2) 所
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英特爾FPGA Vision線(xiàn)上研討會(huì)亮點(diǎn)搶先看

繼宣布將可編程解決方案事業(yè)部 (PSG) 作為獨(dú)立業(yè)務(wù)部門(mén)運(yùn)營(yíng)后，英特爾將于3月1日舉行FPGA Vision線(xiàn)上研討會(huì)。屆時(shí)，首席執(zhí)行官Sandra Rivera和首席運(yùn)營(yíng)官Shannon Poulin將分享有關(guān)全新企業(yè)品牌、公司愿景與戰(zhàn)略，以及市場(chǎng)增長(zhǎng)機(jī)會(huì)的更多信息。英特爾PSG團(tuán)隊(duì)誠(chéng)邀您參加本次線(xiàn)上研討會(huì)，深入了解獨(dú)立運(yùn)營(yíng)的全新FPGA公司，持續(xù)增長(zhǎng)的市場(chǎng)及客戶(hù)需求，以及我們旨在助力行業(yè)創(chuàng)新加速的產(chǎn)品路線(xiàn)圖。與此同時(shí)，線(xiàn)上研討會(huì)還將重點(diǎn)介紹FPGA在A(yíng)I領(lǐng)域的布局，即如何使AI在數(shù)據(jù)中心
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Nordic與Arm擴(kuò)展合作關(guān)系簽署最新低功耗處理器設(shè)計(jì)、軟件平臺(tái)和安全I(xiàn)P許可協(xié)議

挪威奧斯陸 – 2024年2月20日 – Nordic Semiconductor宣布與世界領(lǐng)先的半導(dǎo)體設(shè)計(jì)和軟件平臺(tái)企業(yè)Arm簽署一項(xiàng)多年期A(yíng)rm Total Access (ATA)授權(quán)許可協(xié)議。ATA 保證為Nordic當(dāng)前和未來(lái)的產(chǎn)品 (包括多協(xié)議、Wi-Fi、蜂窩物聯(lián)網(wǎng)和 DECT NR+ 解決方案) 提供廣泛的Arm? IP、工具、支持和培訓(xùn)。兩家企業(yè)的合作始于 2012 年，Nordic推出采用Arm技術(shù)的nRF51?系列多協(xié)議系統(tǒng)級(jí)芯片 (SoC)。自那時(shí)起，Nordic 公司
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Verilog HDL基礎(chǔ)知識(shí)4之阻塞賦值 & 非阻塞賦值

阻塞賦值語(yǔ)句串行塊語(yǔ)句中的阻塞賦值語(yǔ)句按順序執(zhí)行，它不會(huì)阻塞其后并行塊中語(yǔ)句的執(zhí)行。阻塞賦值語(yǔ)句使用“=”作為賦值符。例子阻塞賦值語(yǔ)句 reg x, y, z; reg [15:0] reg_a, reg_b; integer count; // 所有行為語(yǔ)句必須放在 initial 或 always 塊內(nèi)部 initial begin x
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Verilog HDL基礎(chǔ)知識(shí)4之wire & reg

簡(jiǎn)單來(lái)說(shuō)硬件描述語(yǔ)言有兩種用途：1、仿真，2、綜合。對(duì)于wire和reg，也要從這兩個(gè)角度來(lái)考慮。\從仿真的角度來(lái)說(shuō)，HDL語(yǔ)言面對(duì)的是編譯器（如Modelsim等），相當(dāng)于軟件思路。這時(shí)： wire對(duì)應(yīng)于連續(xù)賦值，如assignreg對(duì)應(yīng)于過(guò)程賦值，如always，initial\從綜合的角度來(lái)說(shuō)，HDL語(yǔ)言面對(duì)的是綜合器（如DC等），要從電路的角度來(lái)考慮。這時(shí)：1、wire型的變量綜合出來(lái)一般是一根導(dǎo)線(xiàn)；2、reg變量在always塊中有兩種情況：(1)、always后的敏感表中是（a or b
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孫正義擬籌資1000億美元成立AI芯片企業(yè)，與Arm業(yè)務(wù)互補(bǔ)

軟銀集團(tuán)創(chuàng)辦人孫正義計(jì)劃籌資1000億美元成立AI芯片企業(yè)，希望與集團(tuán)Arm業(yè)務(wù)互補(bǔ)。孫正義將新人工智能芯片企業(yè)計(jì)劃命名為「伊邪那岐」，這是日本神話(huà)中的創(chuàng)造和生命之神的名稱(chēng)，而且孫正義本人將直接領(lǐng)導(dǎo)該計(jì)劃。在資金方面，目前在考慮中的一個(gè)方案是軟銀將提供300億美元資金，另700億美元資金可能來(lái)自中東的機(jī)構(gòu)，但最終計(jì)劃尚未公布。報(bào)道指出，孫正義相當(dāng)看好 AI 發(fā)展，聲稱(chēng)是 ChatGPT 重度用戶(hù)，幾乎每天都和 ChatGPT 交流。軟銀旗下英國(guó)芯片企業(yè)Arm上市之際，孫正義便表示，自己是人工智
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利用FPGA進(jìn)行基本運(yùn)算及特殊函數(shù)定點(diǎn)運(yùn)算

一、前言　　FPGA以擅長(zhǎng)高速并行數(shù)據(jù)處理而聞名，從有線(xiàn)/無(wú)線(xiàn)通信到圖像處理中各種DSP算法，再到現(xiàn)今火爆的AI應(yīng)用，都離不開(kāi)卷積、濾波、變換等基本的數(shù)學(xué)運(yùn)算。但由于FPGA的硬件結(jié)構(gòu)和開(kāi)發(fā)特性使得其對(duì)很多算法不友好，之前本人零散地總結(jié)和轉(zhuǎn)載了些基本的數(shù)學(xué)運(yùn)算在FPGA中的實(shí)現(xiàn)方式，今天做一個(gè)系統(tǒng)的總結(jié)歸納。二、FPGA中的加減乘除1.硬件資源　　Xilinx 7系列的FPGA中有DSP Slice ，叫做“DSP48E1”這一專(zhuān)用硬件資源，這是一個(gè)功能強(qiáng)大的計(jì)算單元，單就用于基本運(yùn)算的部分有加減單元和乘
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FPGA內(nèi)部自復(fù)位電路設(shè)計(jì)方案

1、定義　　復(fù)位信號(hào)是一個(gè)脈沖信號(hào)，它會(huì)使設(shè)計(jì)的電路進(jìn)入設(shè)定的初始化狀態(tài)，一般它作用于寄存器，使寄存器初始化為設(shè)定值；其脈沖有效時(shí)間長(zhǎng)度必須大于信號(hào)到達(dá)寄存器的時(shí)延，這樣才有可能保證復(fù)位的可靠性?！　∠旅鎸⒂懻揊PGA/CPLD的復(fù)位電路設(shè)計(jì)。　　2、分類(lèi)及不同復(fù)位設(shè)計(jì)的影響　　根據(jù)電路設(shè)計(jì)，復(fù)位可分為異步復(fù)位和同步復(fù)位。　　對(duì)于異步復(fù)位，電路對(duì)復(fù)位信號(hào)是電平敏感的，如果復(fù)位信號(hào)受到干擾，如出現(xiàn)短暫的脈沖跳變，電路就會(huì)部分或全部被恢復(fù)為初始狀態(tài)，這是我們不愿看到的。因此，異步復(fù)位信號(hào)是一個(gè)關(guān)鍵信號(hào)，在電路
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Verilog HDL基礎(chǔ)知識(shí)3之抽象級(jí)別

Verilog可以在三種抽象級(jí)別上進(jìn)行描述：行為級(jí)模型、RTL級(jí)模型和門(mén)級(jí)模型。行為級(jí)（behavior level）模型的特點(diǎn)如下。1、它是比較高級(jí)的模型，主要用于testbench。2、它著重于系統(tǒng)行為和算法描述，不在于系統(tǒng)的電路實(shí)現(xiàn)。3、它不可以綜合出門(mén)級(jí)模型。4、它的功能描述主要采用高級(jí)語(yǔ)言結(jié)構(gòu)，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級(jí)（register tr
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Verilog HDL基礎(chǔ)知識(shí)2之運(yùn)算符

Verilog HDL 運(yùn)算符介紹算術(shù)運(yùn)算符首先我們介紹的是算術(shù)運(yùn)算符，所謂算術(shù)邏輯運(yùn)算符就是我們常說(shuō)的加、減、乘、除等，這類(lèi)運(yùn)算符的抽象層級(jí)較高，從數(shù)字邏輯電路實(shí)現(xiàn)上來(lái)看，它們都是基于與、或、非等基礎(chǔ)門(mén)邏輯組合實(shí)現(xiàn)的，如下。/是除法運(yùn)算，在做整數(shù)除時(shí)向零方向舍去小數(shù)部分。%是取模運(yùn)算，只可用于整數(shù)運(yùn)算，而其他操作符既可用于整數(shù)運(yùn)算，也可用于實(shí)數(shù)運(yùn)算。例子：我們?cè)谏蓵r(shí)鐘的時(shí)候，必須需選擇合適的timescale和precision。當(dāng)我們使用“PERIOD/2”計(jì)算延遲的時(shí)候，必須保證除法不會(huì)舍棄小數(shù)部
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如何用內(nèi)部邏輯分析儀調(diào)試FPGA？

1 推動(dòng)FPGA調(diào)試技術(shù)改變的原因　　進(jìn)行硬件設(shè)計(jì)的功能調(diào)試時(shí)，F(xiàn)PGA的再編程能力是關(guān)鍵的優(yōu)點(diǎn)。CPLD和FPGA早期使用時(shí)，如果發(fā)現(xiàn)設(shè)計(jì)不能正常工作，工程師就使用“調(diào)試鉤”的方法。先將要觀(guān)察的FPGA內(nèi)部信號(hào)引到引腳，然后用外部的邏輯分析儀捕獲數(shù)據(jù)。然而當(dāng)設(shè)計(jì)的復(fù)雜程度增加時(shí)，這個(gè)方法就不再適合了，其中有幾個(gè)原因。第一是由于FPGA的功能增加了，而器件的引腳數(shù)目卻緩慢地增長(zhǎng)。因此，可用邏輯對(duì)I/O的比率減小了，參見(jiàn)圖1。此外，設(shè)計(jì)很復(fù)雜時(shí)，通常完成設(shè)計(jì)后只有幾個(gè)空余的引腳，或者根本就沒(méi)有空余的引腳能用
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xilinx FPGA中oddr，idelay的用法詳解

我們知道xilinx FPGA的selectio中有ilogic和ologic資源，可以實(shí)現(xiàn)iddr/oddr，idelay和odelay等功能。剛?cè)腴T(mén)時(shí)可能對(duì)xilinx的原語(yǔ)不太熟練，在vivado的tools-> language templates中搜索iddr idelay等關(guān)鍵詞，可以看到A7等器件下原語(yǔ)模板。復(fù)制出來(lái)照葫蘆畫(huà)瓢，再仿真一下基本就能學(xué)會(huì)怎么用了。1. oddroddr和iddr都一樣，以oddr為例，先去templates里把模板復(fù)制出來(lái)。Add simulation s
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FPGA實(shí)現(xiàn)OFDM通信

OFDM中調(diào)制使用IFFT，解調(diào)使用IFFT，在OFDM實(shí)現(xiàn)系統(tǒng)中，F(xiàn)FT和IFFT時(shí)必備的關(guān)鍵模塊。在使用Xilinx的7系列FPGA（KC705）實(shí)現(xiàn)OFDM系統(tǒng)時(shí)，有以下幾種選擇：（1）在Vivado中調(diào)用官方的FFT的IP核（AXI-Stream總線(xiàn)）；（2）在Vivado HLS中調(diào)用官方的FFT的IP核（內(nèi)部FFT通信AXI-Stream總線(xiàn)），可以自己增加外部封裝接口類(lèi)型；（3）Verilog編寫(xiě)FFT，很復(fù)雜，找到了一個(gè)1024點(diǎn)的并行流水線(xiàn)的，但是資源耗費(fèi)太大，8192點(diǎn)時(shí)很難滿(mǎn)足，不采
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萊迪思榮獲匯川技術(shù)（Inovance）優(yōu)秀質(zhì)量獎(jiǎng)

中國(guó)上?！?024年1月29日——萊迪思半導(dǎo)體（NASDAQ：LSCC），低功耗可編程器件的領(lǐng)先供應(yīng)商，今日宣布在由全球600多家供應(yīng)商和合作伙伴參加的匯川技術(shù)年度供應(yīng)商大會(huì)上榮獲“優(yōu)秀質(zhì)量獎(jiǎng)”。匯川技術(shù)表彰的企業(yè)提供創(chuàng)新的解決方案，可加速其工業(yè)自動(dòng)化解決方案開(kāi)發(fā)，幫助制造商提高生產(chǎn)效率和加工精度。萊迪思半導(dǎo)體銷(xiāo)售副總裁王誠(chéng)表示：“在萊迪思，我們專(zhuān)注于與客戶(hù)密切合作，通過(guò)我們的低功耗、小尺寸解決方案和服務(wù)，幫助他們實(shí)現(xiàn)設(shè)計(jì)目標(biāo)并縮短產(chǎn)品上市時(shí)間。我們很榮幸匯川授予我們這一享有盛譽(yù)的獎(jiǎng)項(xiàng)，我們期待與匯川繼
關(guān)鍵字：萊迪思匯川 Inovance FPGA 低功耗可編程器件