3. 

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          FPGA研發(fā)之道(13)-設計不是湊波形(三)RAM
          
                                                            
                                        
            
                    	
          • 　　在FPGA內部資源中，RAM是較為常用的一種資源。
　　通常實例化RAM中，一種使用為BLOCK RAM 也就是塊RAM 。另外資源可以通過寄存器搭，也就是分布式RAM。前者一般用于提供較大的存儲空間，后者則提供小的存儲空間。
　　在實際應用過程中，一般使用的包括，單端口、雙端口RAM，ROM等形式等不同的形式。 實際應用中FIFO也是利用RAM和邏輯一起實現(xiàn)的。
　　對于一塊RAM中，其能夠例化的深度是有限的。例如cyclone4的RAM9k中可以例化的資源如下所示：
　　

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          • 關鍵字：
                        FPGA  RAM  ROM                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          FPGA研發(fā)之道(12)-設計不是湊波形(二)FIFO(下)
          
                                                            
                                        
            
                    	
          • 　　FIFO在FPGA設計中除了上篇所介紹的功能之外， 還有以下作為以下功能使用：
　　(1) 內存申請
　　在軟件設計中，使用malloc()和free()等函數可以用于內存的申請和釋放。特別是在有操作系統(tǒng)的環(huán)境下，可以保證系統(tǒng)的內存空間被動態(tài)的分配和使用，非常的方便。如果在FPGA內部實現(xiàn)此動態(tài)的內存分配和申請，相對來說較為復雜，例如某些需要外部數據存儲且需動態(tài)改變的應用需求下，需要對FPGA外部DDR(或SRAM等)的存儲空間，進行動態(tài)的分配和釋放。通過使用FIFO作為內存分配器，雖然比不上軟件
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          • 關鍵字：
                        FPGA  FIFO  SRAM                          
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          FPGA研發(fā)之道(11)-設計不是湊波形(一)FIFO(上)
          
                                                            
                                        
            
                    	
          • 　　FIFO是FPGA內部一種常用的資源，可以通過FPGA廠家的的IP生成工具生成相應的FIFO。FIFO可分為同步FIFO和異步FIFO，其區(qū)別主要是，讀寫的時鐘是否為同一時鐘，如使用一個時鐘則為同步FIFO，讀寫時鐘分開則為異步FIFO。一般來說，較大的FIFO可以選擇使用內部BLOCK RAM資源，而小的FIFO可以使用寄存器資源例化使用。
　　一般來說，F(xiàn)IFO的主要信號包括：
　　實際使用中，可編程滿的信號(XILINX 的FIFO)較為常用，ALTERA的FIFO中，可以通過寫深度(即寫入
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          • 關鍵字：
                        FPGA  FIFO  RAM                          
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          解析FPGA低功耗設計
          
                                                            
                                        
            
                    	
          • 　　在項目設計初期，基于硬件電源模塊的設計考慮，對FPGA設計中的功耗估計是必不可少的。筆者經歷過一個項目，整個系統(tǒng)的功耗達到了100w,而單片F(xiàn)PGA的功耗估計得到為20w左右，有點過高了，功耗過高則會造成發(fā)熱量增大，溫度高最常見的問題就是系統(tǒng)重啟，另外對FPGA內部的時序也不利，導致可靠性下降。其它硬件電路的功耗是固定的，只有FPGA的功耗有優(yōu)化的余地，因此硬件團隊則極力要求筆者所在的FPGA團隊盡量多做些低功耗設計。筆者項目經歷尚淺，還是第一次正視功耗這碼事兒，由于項目時間比較緊，而且xilinx方
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          • 關鍵字：
                        FPGA  低功耗  RTL                          
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          基于FPGA的報文數據分析模塊的設計
          
                                                            
                                        
            
                    	
          • 　　摘要：網絡報文數據的記錄和分析在智能化變電站中尤為重要，通過對整個通信過程的記錄可以為事故分析及運行維護提供依據。本文提出了一種基于FPGA技術、結合相關通信協(xié)議的報文數據分析系統(tǒng)的設計方案，實現(xiàn)了報文數據分析系統(tǒng)的各功能子模塊，通過仿真運行驗證了系統(tǒng)良好的處理能力。
　　引言
　　隨著計算機技術、通信技術及網絡技術的迅速發(fā)展，基于這三種核心技術的自動化智能裝置在電網控制中的作用越來越突出。其中以交換式以太網和光纖光纜實現(xiàn)的網絡通信系統(tǒng)已經逐漸成為變電站的重要單元。
　　如何記錄、分析某個智能單
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          • 關鍵字：
                        FPGA  以太網  IEC61850  PHY  CPU  MAC  201411                          
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          基于DaVinci?平臺的網絡視頻解碼系統(tǒng)分析與設計
          
                                                            
                                        
            
                    	
          • 　　摘要：隨著視頻壓縮技術的不斷發(fā)展，單路1080p@60Hz分辨率的視頻可以壓縮到幾兆進行傳輸，一個百兆網口可以傳輸多達10多路的IP視頻信號。目前的服務器單純依靠CPU進行軟解碼已經顯得非常吃力[1];匹配高性能的服務器或者配置多臺服務器卻有存在高成本的壓力。針對這些現(xiàn)狀，本文設計了一個基于TI的DaVinci?平臺的網絡視頻解碼系統(tǒng)。驗證結果顯示，采樣該網絡視頻解碼系統(tǒng)，可以使得單臺服務器增加上百路的IP視頻解碼，同時不影響服務器的其它性能，性能可靠且成本有很大優(yōu)勢。
　　1 TI 8
            • 
                    	                        
          • 關鍵字：
                        DaVinci  IP視頻  CPU  Linux  FPGA  201411                          
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          基于LVDS的高速圖像數據存儲器的設計與實現(xiàn)
          
                                                            
                                        
            
                    	
          • 　　采集數據的有效傳輸和存儲轉發(fā)技術的發(fā)展保證了數字圖像在現(xiàn)實中廣泛應用。如今，從多媒體通信領域的遠程教育、圖像監(jiān)視到醫(yī)學上的遠程會診，都和數據的有效傳輸及存儲轉發(fā)技術息息相關。在國防工業(yè)領域，圖像數據的采集存儲和連續(xù)有效轉發(fā)也起著巨大的作用，航空遙感圖像和衛(wèi)星遙感圖像的處理加工，電視制導中數據視頻圖像的傳輸，都離不開圖像傳輸存儲技術。本文設計的基于Flash的高速大容量固態(tài)數據存儲器，采用了基于LVDS的數據傳輸方式傳輸兩路高速圖像數據，實現(xiàn)圖像數據的高速實時存儲。不僅具有處理速度快、設計靈活性高等特點
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          • 關鍵字：
                        LVDS  數據存儲器  FPGA                          
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          多聲源情境下的三維定位與分離系統(tǒng)的設計實現(xiàn)
          
                                                            
                                        
            
                    	
          • 　　項目背景及可行性分析
　　項目名稱、項目的主要內容及目前的進展情況
　　項目主要內容：聲音分離的研究在聲音通信、聲學目標檢測等方面都有著重要的理論和實用價值;聲源分離技術在機器聽覺、安保監(jiān)控、軍事等領域具有特別的應用。目前，嘈雜背景下，單聲源定位與增強，已有所應用;但多聲源情景下的定位與分離，由于算法和硬件復雜，還很少走向應用。本項目通過構建麥克風陣列信號采集硬件，實現(xiàn)FPGA聲音分離算法，以完成兩個或兩個以上聲源的三維定位和分離，利用FPGA的并行性，以達到實時性的目標。項目難點在于，制作信號采
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          • 關鍵字：
                        FPGA  NE5532  AD73360                          
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          基于FPGA的混沌加密虹膜識別系統(tǒng)設計(二)
          
                                                            
                                        
            
                    	
          • 　　7.1.3 虹膜外邊緣的確定
　　(1) 虹膜外邊緣的特征分析
　　由圖1中所示的虹膜圖像可以看出，虹膜外邊緣的主要特點是：較相對與虹膜內邊緣而言，邊緣處灰度變化不是特別明顯，有一小段漸變的區(qū)域。也就是說，虹膜內部灰度趨近于一致這個事實，在參考文獻[8]中，介紹的環(huán)量積分算子應該式是一種有效的方法。
　　即：
　　

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　　(7-10)
　　(2) 采用環(huán)量積分算子實現(xiàn)虹膜外邊緣的檢測
　　如上分析，虹膜環(huán)量積分算子是檢測虹膜外邊緣的一種有效手段，為了克服虹膜紋理對環(huán)量線
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          • 關鍵字：
                        FPGA  虹膜識別  CMOS                          
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          基于FPGA的混沌加密虹膜識別系統(tǒng)設計(一)
          
                                                            
                                        
            
                    	
          • 　　項目信息
　　1.項目名稱：基于FPGA的混沌加密虹膜識別系統(tǒng)設計
　　2.應用領域：工業(yè)控制、科研、醫(yī)療、安檢
　　3.設計摘要：
　　基于虹膜的生物識別技術是一種最新的識別技術，通過一定的虹膜識別算法，可以達到十分優(yōu)異的準確性。隨著虹膜識別技術的發(fā)展，它的應用領域越來越寬，不僅在高度機密場所應用，并逐步推廣到機場、銀行、金融、公安、出入境口岸、安全、網絡、電子商務等場合。在研究了虹膜識別算法，即預處理、特征提取和匹配的基礎上，我們設計了一種可便攜使用的基于FPGA的嵌入式虹膜識別系統(tǒng)。本系
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          • 關鍵字：
                        FPGA  虹膜識別  CMOS                          
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          基于SoC FPGA進行工業(yè)設計及電機控制
          
                                                            
                                        
            
                    	
          • 　　引言
　　在工業(yè)系統(tǒng)中選擇器件需要考慮多個因素，其中包括：性能、工程變更的成本、上市時間、人員的技能、重用現(xiàn)有IP/程序庫的可能性、現(xiàn)場升級的成本，以及低功耗和低成本。
　　工業(yè)市場的近期發(fā)展推動了對具有高集成度、高性能、低功耗FPGA器件的需求。設計人員更喜歡網絡通信而不是點對點通信，這意味著可能需要額外的控制器用于通信，進而間接增加了BOM成本、電路板尺寸和相關NRE(一次性工程費用)成本。
　　總體擁有成本用于分析和估計購置的壽命周期成本，它是所有與設計相關的直接和間接成本的擴展集，包括工
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          • 關鍵字：
                        FPGA  SoC  永磁同步電機                          
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          FPGA研發(fā)之道(10)架構設計漫談(五)數字電路的靈魂-流水線
          
                                                            
                                        
            
                    	
          • 　　流水線，最早為人熟知，起源于十九世紀初的福特汽車工廠，富有遠見的福特，改變了那種人圍著汽車轉、負責各個環(huán)節(jié)的生產模式，轉變成了流動的汽車組裝線和固定操作的人員。于是，工廠的一頭是不斷輸入的橡膠和鋼鐵，工廠的另一頭則是一輛輛正在下線的汽車。這種改變，不但提升了效率，更是拉開了工業(yè)時代大生產的序幕。
　　如今，這種模式常常應用于數字電路的設計之中，與現(xiàn)在流驅動的FPGA架構不謀而合。舉例來說：某設計輸入為A種數據流，而輸出則是B種數據流，其流水架構如下所示：
　　

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　　每個模塊只
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                        FPGA  架構設計  流水線                          
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          FPGA研發(fā)之道(9)架構設計漫談(四)并行與復用
          
                                                            
                                        
            
                    	
          • 　　FPGA其在眾多器件中能夠被工程師青睞的一個很重要的原因就是其強悍的處理能力。那如何能夠做到高速的數據處理，數據的并行處理則是其中一個很重要的方式。
　　數據的并行處理，從結構上非常簡單，但是設計上卻是相當復雜，對于現(xiàn)有的FPGA來說，雖然各種FPGA的容量都在增加，但是在有限的邏輯中達到更高的處理能力則是FPGA工程師面臨的挑戰(zhàn)。常用并行計算結構如下圖所示：
　　

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　　上圖中：前端處理單元負責將進入數據信息，分配到多個計算單元中，圖中為3個計算單元(幾個根據所需的性能計算得
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                        FPGA  架構設計  并行                          
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          德州儀器推增強Jacinto信息娛樂處理器系列DSP和視覺處理
          
                                                            
                                        
            
                    	
          • 　　日前，德州儀器(TI)宣布將信號處理功能添加到其全新的DRA75x處理器，以便幫助客戶增強信息娛樂系統(tǒng)并為信息高級駕駛員輔助系統(tǒng)(ADAS)功能配對。這兩者的完美結合將幫助客戶生產具有極高數字化駕駛艙集成及傳統(tǒng)信息娛樂功能的汽車，同時不影響任何性能。Jacinto 6 EP與Jacinto 6 Ex兩種全新的DRA75x處理器和其它“Jacinto”器件基于相同的架構而開發(fā)，使汽車制造商能擴展自己的投資，無需進行額外的研究與開發(fā)或顯著增加材料清單(BOM)即可提供具有軟硬件兼容
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                        德州儀器  ADAS  DSP                          
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          FPGA研發(fā)之道(8)架構設計漫談(三)時鐘和復位
          
                                                            
                                        
            
                    	
          • 　　接口確定以后，F(xiàn)PGA內部如何規(guī)劃?首先需要考慮就是時鐘和復位。
　　時鐘：根據時鐘的分類，可以分為邏輯時鐘，接口時鐘，存儲器時鐘等;
　　(1)邏輯時鐘取決與邏輯的關鍵路徑，最終值是設計和優(yōu)化的結果，從經驗而不是實際出發(fā)：低端FPGA(cyclone spantan)工作頻率在40-80Mhz之間，而高端器件(stratix virtex)可達100-200Mhz之間，根據各系列的先后性能會有所提升，但不是革命性的。
　　(2)接口時鐘，異步信號的時序一般也是通過FPGA片內同步邏輯產生，一般
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                        FPGA  架構設計  復位                          
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