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英特爾成立獨立FPGA公司Altera
- 3月1日，英特爾宣布，成立全新的FPGA（現(xiàn)場可編程門陣列）半導(dǎo)體公司Altera，并計劃在未來兩到三年內(nèi)為Altera進行股票發(fā)行。據(jù)了解，2015年，英特爾斥資167億美元收購Altera，也是迄今為止該公司最大額的并購交易。Altera將致力于提供端到端的FPGA解決方案、易于使用的AI以及軟件工具，同時也加強了供應(yīng)鏈的韌性，以在FPGA市場繼續(xù)保持領(lǐng)先地位。英特爾表示，Altera的產(chǎn)品組合將更加多元化，包含業(yè)界唯一內(nèi)置AI能力的FPGA。Altera FPGA在云端運算、數(shù)據(jù)中心、工業(yè)自動化、通
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英特爾宣布成立全新獨立運營的FPGA公司——Altera
- 今天，英特爾宣布成立全新獨立運營的FPGA公司——Altera。在FPGA Vision線上研討會期間，首席執(zhí)行官Sandra Rivera和首席運營官Shannon Poulin進行了分享，展示其在超過550億美元的市場中保持領(lǐng)先性的戰(zhàn)略規(guī)劃，強調(diào)將通過打造集成AI功能的FPGA等舉措，進一步豐富公司的產(chǎn)品組合，同時亦表明將持續(xù)助力客戶應(yīng)對不斷增加的挑戰(zhàn)。會上，Altera也作為新公司的品牌正式對外公布。Altera首席執(zhí)行官Sandra Rivera表示，“現(xiàn)階段，客戶正面臨日益復(fù)雜的技術(shù)挑戰(zhàn)，而我們
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CPLD/FPGA 內(nèi)部結(jié)構(gòu)與原理
- 可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來的一種新型邏輯器件，是當今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點就是完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級PLD時，不需額外地改變PCB電路板，只是在計算機上修改和更新程序，使硬件設(shè)計工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模
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淺談因電遷移引發(fā)的半導(dǎo)體失效
- 前言半導(dǎo)體產(chǎn)品老化是一個自然現(xiàn)象，在電子應(yīng)用中，基于環(huán)境、自然等因素，半導(dǎo)體在經(jīng)過一段時間連續(xù)工作之后，其功能會逐漸喪失，這被稱為功能失效。半導(dǎo)體功能失效主要包括：腐蝕、載流子注入、電遷移等。其中，電遷移引發(fā)的失效機理最為突出。技術(shù)型授權(quán)代理商Excelpoint世健的工程師Wolfe Yu在此對這一現(xiàn)象進行了分析。?1、?背景從20世紀初期第一個電子管誕生以來，電子產(chǎn)品與人類的聯(lián)系越來越緊密，特別是進入21世紀以來，隨著集成電路的飛速發(fā)展，人們對電子產(chǎn)品的需求也變得愈加豐富。隨著電子
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2024年FPGA將如何影響AI？
- 隨著新一年的到來，科技界有一個話題似乎難以避開：人工智能。事實上，各家公司對于人工智能談?wù)摰萌绱酥啵瑳]有熱度才不正常！在半導(dǎo)體領(lǐng)域，大部分對于AI的關(guān)注都集中在GPU或?qū)Ｓ肁I加速器芯片（如NPU和TPU）上。但事實證明，有相當多的組件可以直接影響甚至運行AI工作負載。FPGA就是其中之一。對于那些了解FPGA靈活性和可編程性的人來說，這并不令人驚訝，但對許多其他人來說，這兩者之間的聯(lián)系可能并不明顯。問題的關(guān)鍵在于通過軟件讓一些經(jīng)典的AI開發(fā)工具（如卷積神經(jīng)網(wǎng)絡(luò)（CNN））針對FPGA支持的可定制電路設(shè)
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Verilog HDL基礎(chǔ)知識9之代碼規(guī)范示例
- 2.Verilog HDL 代碼規(guī)范 模板示例//******************************************************** // // Copyright(c)2016, ECBC // All rights reserved // // File name
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Verilog HDL基礎(chǔ)知識9之代碼規(guī)范
- 1.RTL CODE 規(guī)范1.1標準的文件頭在每一個版塊的開頭一定要使用統(tǒng)一的文件頭，其中包括作者名，模塊名，創(chuàng)建日期，概要，更改記錄，版權(quán)等必要信息。 統(tǒng)一使用以下的文件頭：其中*為必需的項目//******************************************************** // // Copyright(c)2016, ECBC // All rights&nbs
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詳解CPLD/FPGA架構(gòu)與原理
- 可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來的一種新型邏輯器件，是當今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點就是完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級PLD時，不需額外地改變PCB電路板，只是在計算機上修改和更新程序，使硬件設(shè)計工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模
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Verilog HDL基礎(chǔ)知識8之綜合語句
- 可綜合語句1.要保證Verilog HDL賦值語句的可綜合性，在建模時應(yīng)注意以下要點：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever、while等。5.不使用用戶自定義原語（UDP元件）。6.盡量使用同步方式設(shè)計電路。7.除非是關(guān)鍵路徑的設(shè)計，一般不采用調(diào)用門級元件來描述設(shè)計的方法，建議采用行為語句來完成設(shè)計。8.用always過程塊描述組合邏輯，應(yīng)在敏感信號列表中列出所有的輸入信號。9.所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA實現(xiàn)設(shè)計時，應(yīng)盡量使
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Microchip推出低成本PolarFire SoC Discovery工具包 加速RISC-V和FPGA設(shè)計
- 嵌入式行業(yè)對基于RISC-V?的開源處理器架構(gòu)的需求日益增長，但在商用芯片或硬件方面的選擇仍然有限。為了填補這一空白并推動創(chuàng)新，Microchip Technology Inc.（微芯科技公司）宣布推出PolarFire? SoC Discovery工具包。通過為嵌入式處理和計算加速提供用戶友好、功能豐富的開發(fā)工具包，Microchip可幫助各種水平的工程師采用新興技術(shù)。新發(fā)布的開源開發(fā)工具包具有支持Linux?和實時應(yīng)用的四核 RISC-V 應(yīng)用級處理器、豐富的外設(shè)和95K低功耗高性能FPGA邏輯元件。
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Verilog HDL基礎(chǔ)知識7之模塊例化
- Verilog使用模塊（module）的概念來代表一個基本的功能塊。一個模塊可以是一個元件，也可以是低層次模塊的組合。常用的設(shè)計方法是使用元件構(gòu)建在設(shè)計中多個地方使用的功能塊，以便進行代碼重用。模塊通過接口（輸入和輸出）被高層的模塊調(diào)用，但隱藏了內(nèi)部的實現(xiàn)細節(jié)。這樣就使得設(shè)計者可以方便地對某個模塊進行修改，而不影響設(shè)計的其他部分。在verilog中，模塊聲明由關(guān)鍵字module開始，關(guān)鍵字endmodule則必須出現(xiàn)在模塊定義的結(jié)尾。每個模塊必須具有一個模塊名，由它唯一地標識這個模塊。模塊的端口列表則描述
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Verilog HDL基礎(chǔ)知識6之語法結(jié)構(gòu)
- 雖然 Verilog 硬件描述語言有很完整的語法結(jié)構(gòu)和系統(tǒng)，這些語法結(jié)構(gòu)的應(yīng)用給設(shè)計描述帶來很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎(chǔ)上的。有些語法結(jié)構(gòu)是不能與實際硬件電路對應(yīng)起來的，比如 for 循環(huán)，它是不能映射成實際的硬件電路的，因此，Verilog 硬件描述語言分為可綜合和不可綜合語言。下面我們就來簡單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此，我們常用可綜合語句來描述數(shù)字硬件電路。(2) 所
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英特爾FPGA Vision線上研討會亮點搶先看
- 繼宣布將可編程解決方案事業(yè)部 (PSG) 作為獨立業(yè)務(wù)部門運營后，英特爾將于3月1日舉行FPGA Vision線上研討會。屆時，首席執(zhí)行官Sandra Rivera和首席運營官Shannon Poulin將分享有關(guān)全新企業(yè)品牌、公司愿景與戰(zhàn)略，以及市場增長機會的更多信息。 英特爾PSG團隊誠邀您參加本次線上研討會，深入了解獨立運營的全新FPGA公司，持續(xù)增長的市場及客戶需求，以及我們旨在助力行業(yè)創(chuàng)新加速的產(chǎn)品路線圖。與此同時，線上研討會還將重點介紹FPGA在AI領(lǐng)域的布局，即如何使AI在數(shù)據(jù)中心
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Verilog HDL基礎(chǔ)知識4之阻塞賦值 & 非阻塞賦值
- 阻塞賦值語句串行塊語句中的阻塞賦值語句按順序執(zhí)行，它不會阻塞其后并行塊中語句的執(zhí)行。阻塞賦值語句使用“=”作為賦值符。 例子 阻塞賦值語句 reg x, y, z; reg [15:0] reg_a, reg_b; integer count; // 所有行為語句必須放在 initial 或 always 塊內(nèi)部 initial begin x
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Verilog HDL基礎(chǔ)知識4之wire & reg
- 簡單來說硬件描述語言有兩種用途：1、仿真，2、綜合。對于wire和reg，也要從這兩個角度來考慮。\從仿真的角度來說，HDL語言面對的是編譯器（如Modelsim等），相當于軟件思路。 這時： wire對應(yīng)于連續(xù)賦值，如assignreg對應(yīng)于過程賦值，如always，initial\從綜合的角度來說，HDL語言面對的是綜合器（如DC等），要從電路的角度來考慮。 這時：1、wire型的變量綜合出來一般是一根導(dǎo)線；2、reg變量在always塊中有兩種情況：(1)、always后的敏感表中是（a or b
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