- SOPC(System On Programmable Chip)即可編程的片上系統(tǒng),或者說是基于大規(guī)模FPGA的單片系統(tǒng)。SOPC的設計技術是現代計算機輔助設計技術、EDA技術和大規(guī)模集成電路技術高度發(fā)展的產物。
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SOPC FPGA
- FPGA/CPLD 的設計思想與技巧是一個非常大的話題,由于篇幅所限,本文僅介紹一些常用的設計思想與技巧,包括乒乓球操作、串并轉換、流水線操作和數據接口的同步方法。希望本文能引起工程師們的注意,如果能有意識地利用這些原則指導日后的設計工作,將取得事半功倍的效果!
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設計思想 FPGA CPLD
- 電子設計自動化(EDA)的實現是與CPLD/FPGA技術的迅速發(fā)展息息相關的。CPLD/FPGA是80年代中后期出現的,其特點是具有用戶可編程的特性。利用PLD/FPGA,電子系統(tǒng)設計工程師可以在實驗室中設計出專用IC,實現系統(tǒng)的集成,從而大大縮短了產品開發(fā)、上市的時間,降低了開發(fā)成本。此外,CPLD/FPGA還具有靜態(tài)可重復編程或在線動態(tài)重構特性,使硬件的功能可象軟件一樣通過編程來修改,不僅使設計修改和產品升級變得十分方便,而且極大地提高了電子系統(tǒng)的靈活性和通用能力。
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可編程邏輯器件 FPGA CPLD 電子設計 靈活性
- 在芯片的研發(fā)環(huán)節(jié),FPGA 驗證是其中的重要的組成部分,如何有效的利用 FPGA 的資源,管腳分配也是必須考慮的一個重要問題。一般較好的方法是在綜合過程中通過時序的一些約束讓對應的工具自動分配,但是從研發(fā)的時間段上來考慮這種方法往往是不可取的,RTL驗證與驗證板設計必須是同步進行的,在驗證代碼出來時驗證的單板也必須設計完畢,也就是管腳的分配也必須在設計代碼出來之前完成。
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可編程邏輯器件 管腳分配 FPGA
- 在嵌入式計算機系統(tǒng)中,鍵盤是最基本的人機交互輸入設備。除了使用通用的標準鍵盤外,實際工程應用中更需要進行單獨設計并購程專用的各種小鍵盤。隨著EDA(電子設計自動化)技術的迅速發(fā)展,利用FPGA來實現各種數字電路將是非常經濟和便利的。文中介紹鍵盤掃描模塊地實現原理,闡迷了一種基于FPGA的鍵盤掃描模塊的實現方法。
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健盤掃描 嵌入式系統(tǒng) 抖動 FPGA EDA
- 目前TFT模塊的生產過程中常伴有模塊的線缺陷和點缺陷,依據TFT模塊的驅動和測試原理,設計了一種由FPGA和模擬開關組成的集成測試信號源,該信號源可提供源極信號、柵極信號、柵極控制信號和公共地信號四路測試信號。
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TFTLCD 快檢信號源的設計 FPGA
- 電子密碼鎖系統(tǒng)主要由電子鎖體、電子密匙等部分組成,一把電子密匙里能存放多組開鎖密碼,用戶在使用過程中能夠隨時修改開鎖密碼,更新或配制鑰匙里開鎖密碼。一把電子鎖可配制多把鑰匙。語音方面的廣泛應用,使得具有語音播放的電子密碼鎖使用起來更加方便。語音密碼鎖的體積小、保密性能好、使用方便,是用在保險箱、電話或是房門上不可少的部分。
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FPGA
- FPGA片上調試已出現了很多年,成為傳統(tǒng)復雜FPGA設計調試方法的一種常用替代方式,將虛擬測試夾具放于FPGA設計任何地方而不是采用昂貴的通用I/O引腳是可編程邏輯器件才有的性能。但片上調試也有一些不足之處,本文將討論片上調試的局限,并介紹如何把片上調試與片外深采樣存儲特性結合起來。
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FPGA
- 隨著FPGA的密度越來越高,設計者們正在節(jié)能降耗方面取得越來越多的進展。出現降低功耗這一趨勢的另一個原因是FPGA正在越來越廣泛地應用于智能手機、媒體播放器、游戲機、衛(wèi)星導航設備以及數碼相機/攝像機等
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時鐘頻率 總體功耗 FPGA
- 數據存儲是數據采集過程中的一個重要環(huán)節(jié),目前大部分數據存儲系統(tǒng)都是用內置工控機的方法完成數據保存任務,這種方法系統(tǒng)功耗大,硬件成本高,不適用于具有內記功能要求的系統(tǒng)。本系
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DSP 直接控制 FPGA 硬盤 存儲控制
- 在直流電機控制系統(tǒng)中,被控制量一般都是電機的轉速,控制的目的是保持電機的轉速在所需要的定值上。但在實際生產過程中,電機帶動生產機械或者其他負載運動的表現不一定都是轉速,也可能是使生產機械或其機構產生一定的位置變化,這時需要的控制量就不再是電機的轉速,而是控制對象的直線位移,因此需將電機的轉速輸出轉換為電機的位移輸出。
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直流電機 位置控制 FPGA
- 無線TEM(電信設備制造商)正受到布署基站架構的壓力,這就是用更小體積、更低功耗、更低制造成本來建立,部署和運營。達到此目的的關鍵策略是從基站中分離出RF接收器和功率放大器,用它們來直接驅動各自的天線。這稱為射頻拉遠技術(RRH)。通過基于SERDES的公共無線接口(CPRI)將基帶數據傳回到基站。本文主要闡述特定的低延遲變化的設計思想,在低成本FPGA上利用嵌入式SERDES收發(fā)器和CPRI IP(知識產權)核實現。
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CPRI 遠程基站 FPGA
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