fpga-ask 文章進(jìn)入fpga-ask技術(shù)社區(qū)

使用NI LabVIEW FPGA 與智能 DAQ的自動(dòng)高電壓電擊

Author(s):
David Hakey - Medtronic, Inc.
Patrick J. Ryan - Medtronic, Inc.
Johnny Maynes - Medtronic, Inc. Industry:
Electronics, Biotechnology Products:
NI-VISA, LabVIEW, FPGA Module, PXI-7811R
關(guān)鍵字： LabVIEW FPGA DAQ 自動(dòng)

基于FPGA的軟件無(wú)線電平臺(tái)設(shè)計(jì)　

軟件無(wú)線電的出現(xiàn)，是無(wú)線電通信從模擬到數(shù)字、從固定到移動(dòng)后，由硬件到軟件的第三次變革。簡(jiǎn)單地說(shuō)，軟件無(wú)...
關(guān)鍵字： FPGA 軟件無(wú)線電平臺(tái)

基于FPGA的QPSK及OQPSK信號(hào)調(diào)制解調(diào)電路

0引言調(diào)制識(shí)別技術(shù)在軍事、民用領(lǐng)域都有十分廣泛的應(yīng)用價(jià)值，近年來(lái)一直受到人們的關(guān)注。隨著更多...
關(guān)鍵字： FPGA QPSK OQPSK 調(diào)制解調(diào)

以FPGA為橋梁的FIFO設(shè)計(jì)方案及其應(yīng)用

引言在利用DSP實(shí)現(xiàn)視頻實(shí)時(shí)跟蹤時(shí)，需要進(jìn)行大量高速的圖像采集。而DSP本身自帶的FIFO并不足以支持...
關(guān)鍵字： FPGA FIFO SDRAM DSP

基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)

基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng),　引言　　隨著通信與廣播電視業(yè)務(wù)的發(fā)展，無(wú)線電頻譜迅速、大量的被占用，頻道擁擠和相互間干擾日趨嚴(yán)重，為了能有效地利用無(wú)線電頻譜，減少相互間的干擾，信號(hào)監(jiān)測(cè)業(yè)務(wù)隨之成為必要。調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)是用于實(shí)
關(guān)鍵字：信號(hào) 監(jiān)測(cè) 系統(tǒng) 廣播調(diào)幅 DSP FPGA 基于 DSP FPGA

基于CPLD/FPGA的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)

引言分頻器在CPLD/FPGA設(shè)計(jì)中使用頻率比較高,盡管目前大部分設(shè)計(jì)中采用芯片廠家集成的鎖相環(huán)資源 ,但是對(duì)于要求奇數(shù)倍分頻（如3、5等）、小數(shù)倍（如2.5、3.5等）分頻、占空比50%的應(yīng)用場(chǎng)合卻往往不能滿足要求。
關(guān)鍵字： CPLD FPGA 多功能分頻器

Altera 推出業(yè)界首款串行 RapidIO 2.1 IP 解決方案

　　Altera 公司 (NASDAQ: ALTR) 今天宣布推出業(yè)界首款支持 RapidIO® 2.1 規(guī)范的知識(shí)產(chǎn)權(quán) (IP) 內(nèi)核。Altera 的串行 RapidIO IP 內(nèi)核可支持多達(dá)四條通道，每條通道速率為 5.0 GBaud，從而滿足了無(wú)線市場(chǎng)日益增長(zhǎng)的帶寬和可靠性需求。該 IP 內(nèi)核專門(mén)針對(duì)擁有多個(gè)嵌入式收發(fā)器的 Stratix® IV FPGA 而優(yōu)化，并得到了Quartus® II 軟件 v9.1 的支持。　　RapidIO 2.1 規(guī)范在許多應(yīng)用中均可實(shí)
關(guān)鍵字： Altera RapidIO FPGA Quartus

擴(kuò)大嵌入式領(lǐng)域勢(shì)力范圍 FPGA廠商積極備戰(zhàn)

　　隨著經(jīng)濟(jì)情勢(shì)與市場(chǎng)環(huán)境的改變,歷經(jīng)長(zhǎng)足發(fā)展的可編程邏輯組件(PLD)正憑借著成熟的技術(shù)將觸角深入量產(chǎn)型的消費(fèi)及嵌入式市場(chǎng),并以更加經(jīng)濟(jì)的開(kāi)發(fā)成本持續(xù)搶占傳統(tǒng)ASIC/ASSP市場(chǎng). 　　"ASIC/ASSP的商業(yè)模式愈來(lái)愈難以為繼,"愛(ài)特(Actel)公司應(yīng)用工程師陳冠志指出.巨額的芯片制造成本是首先面臨的關(guān)卡."300mm晶圓廠的成本以驚人的速度增長(zhǎng),在45nm節(jié)點(diǎn)約需30億美元;而到了32nm節(jié)點(diǎn),估計(jì)會(huì)達(dá)到100億美元."另一方面,全球市場(chǎng)的動(dòng)蕩情況,也
關(guān)鍵字： Altera FPGA 40nm

Xilinx推出EasyPath-6 FPGA

　　全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx, Inc. )日前宣布隆重推出EasyPath?-6 FPGA，該產(chǎn)品為高性能 FPGA 進(jìn)入量產(chǎn)器件提供了六周內(nèi)即可實(shí)現(xiàn)的總成本最低、風(fēng)險(xiǎn)最小的的解決方案，在所有FPGA降低成本解決方案中轉(zhuǎn)入量產(chǎn)時(shí)間最快。新款 EasyPath FPGA 無(wú)最低訂購(gòu)量限制，讓客戶可根據(jù)最終市場(chǎng)需求下訂單，且成本較購(gòu)買(mǎi)等量的 FPGA 低 35%。　　此外，雖然大多數(shù)成本降低的方案會(huì)讓設(shè)計(jì)選項(xiàng)受到限制，迫使客戶接受未經(jīng)優(yōu)化的部件或封裝，然而
關(guān)鍵字： Xilinx FPGA EasyPath

基于FPGA的人工神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)方法的研究

基于FPGA的神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)方法已成為實(shí)際實(shí)時(shí)應(yīng)用神經(jīng)網(wǎng)絡(luò)的一種途徑。本文就十多年來(lái)基于FPGA的ANN實(shí)現(xiàn)作一個(gè)系統(tǒng)的總結(jié)，例舉關(guān)鍵的技術(shù)問(wèn)題，給出詳細(xì)的數(shù)據(jù)分析，引用相關(guān)的最新研究成果，對(duì)不同的實(shí)現(xiàn)方法和思想進(jìn)行討論分析，并說(shuō)明存在的問(wèn)題以及改善方法，強(qiáng)調(diào)神經(jīng)網(wǎng)絡(luò)FPGA實(shí)現(xiàn)的發(fā)展方向和潛力及提出自己的想法。另外，還指出基于FPGA實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)存在的瓶頸制約，最后對(duì)今后的研究趨勢(shì)作出估計(jì)。
關(guān)鍵字： FPGA 人工神經(jīng)網(wǎng)絡(luò) 實(shí)現(xiàn)方法

賽靈思目標(biāo)設(shè)計(jì)平臺(tái)再獲電子行業(yè)大獎(jiǎng)

《電子產(chǎn)品世界》在“2009年度影響中國(guó)的嵌入式系統(tǒng)技術(shù)獎(jiǎng)”評(píng)選中授予賽靈思目標(biāo)設(shè)計(jì)平臺(tái)“最佳新興理念獎(jiǎng)”，對(duì)目標(biāo)設(shè)計(jì)平臺(tái)給設(shè)計(jì)師帶來(lái)的巨大價(jià)值表示高度認(rèn)可
關(guān)鍵字：賽靈思 FPGA Virtex-6 Spartan-6

基于FPGA的FIFO設(shè)計(jì)和應(yīng)用

為實(shí)現(xiàn)目標(biāo)識(shí)別與跟蹤的應(yīng)用目的，在基于TMS320DM642的FIFO基礎(chǔ)上擴(kuò)展存儲(chǔ)空間，提出一種基于FPGA實(shí)現(xiàn)SDRAM控制器的方法。分析所用SDRAM的特點(diǎn)和工作原理，介紹FPGA中SDRAM控制器的組成和工作流程，給出應(yīng)用中讀SDRAM的時(shí)序圖。FPGA采用模塊化設(shè)計(jì)，增強(qiáng)SDRAM控制器的通用性，更方便地滿足實(shí)際需求。
關(guān)鍵字： FPGA FIFO

BP神經(jīng)網(wǎng)絡(luò)圖像壓縮算法乘累加單元的FPGA設(shè)計(jì)

0 引言
神經(jīng)網(wǎng)絡(luò)(Neural Networks)是人工神經(jīng)網(wǎng)絡(luò)(Ar-tificial Neural Networks)的簡(jiǎn)稱，是當(dāng)前的研究熱點(diǎn)之一。人腦在接受視覺(jué)感官傳來(lái)的大量圖像信息后，能迅速做出反應(yīng)，并能在腦海中重現(xiàn)這些圖像信息，這
關(guān)鍵字： FPGA BP神經(jīng)網(wǎng)絡(luò) 圖像壓縮算法

三線制同步串行通信控制器接口設(shè)計(jì)

0 引言
航天工程領(lǐng)域中，星地通訊等遠(yuǎn)距離遙測(cè)遙控是嵌入式衛(wèi)星數(shù)管計(jì)算機(jī)重要功能之一，利用三線制同步串行遙測(cè)遙控通道對(duì)指令和數(shù)據(jù)進(jìn)行收發(fā)操作是通信鏈路的重要環(huán)節(jié)。
目前許多處理器芯片都已集成了
關(guān)鍵字：接口設(shè)計(jì) 控制器通信同步串行三線 PLD CPLD FPGA

基于AD7543和FPGA的數(shù)／模轉(zhuǎn)換電路設(shè)計(jì)

設(shè)計(jì)基于AD7543和FPGA的數(shù)／模轉(zhuǎn)換電路，介紹AD7543的主要特點(diǎn)、封裝形式、引腳功能和工作原理，設(shè)計(jì)基于AD7543轉(zhuǎn)換芯片的具體的數(shù)／模轉(zhuǎn)換硬件電路，利用Verilog HDL語(yǔ)言描述AD7543的控制時(shí)序，并給出具體的Veril-og HDL代碼及其仿真結(jié)果。實(shí)踐結(jié)果表明，該設(shè)計(jì)可行，可取代傳統(tǒng)的“CPU+專用的數(shù)／模轉(zhuǎn)換(D／A)芯片”設(shè)計(jì)結(jié)構(gòu)，可進(jìn)一步提高系統(tǒng)的可靠性和抗干擾能力。
關(guān)鍵字： 7543 FPGA AD 模