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利用混合信號(hào)FPGA和先進(jìn)的軟件工具實(shí)現(xiàn)簡(jiǎn)易系統(tǒng)設(shè)計(jì)
- 過(guò)去十多年間出現(xiàn)了兩類集成處理器的FPGA：帶有處理器軟核的FPGA和帶有處理器硬核的FPGA。它們各有其優(yōu)缺點(diǎn)，但其中有些FPGA得以幸存，有的卻慘遭淘汰。問(wèn)題在于嵌入式與 FPGA 設(shè)計(jì)人員的設(shè)計(jì)流程和相反特性究竟在多大程度上阻礙了這些器件的快速采納。
- 關(guān)鍵字： 處理器軟核 嵌入式領(lǐng)域 FPGA
多相結(jié)構(gòu)采樣率變換器的FPGA實(shí)現(xiàn)
- 采樣率變換器是多采樣率系統(tǒng)的一個(gè)重要組成部分。詳細(xì)討論了有理數(shù)采樣率變換器的原理，同時(shí)結(jié)合多采樣率系統(tǒng)網(wǎng)絡(luò)的等效變換和FIR濾波器的多相分解形式[1～2]，給出了適合于硬件實(shí)現(xiàn)的一種高效的多相結(jié)構(gòu)，并在Altera公司的FPGA芯片EP1C3T144C6上進(jìn)行了實(shí)現(xiàn)與驗(yàn)證。
- 關(guān)鍵字： 多采樣率系統(tǒng) 多相結(jié)構(gòu) FPGA
激光告警系統(tǒng)的異步FIFO設(shè)計(jì)
- 介紹了在激光告警系統(tǒng)中采用異步FIFO解決A/D數(shù)據(jù)采樣與FPGA數(shù)據(jù)處理模塊之間的不同速率匹配問(wèn)題。在分析異步FIFO設(shè)計(jì)難點(diǎn)基礎(chǔ)上，提出利用Gray碼計(jì)數(shù)器作為讀寫(xiě)地址編碼，有效地同步了異步信號(hào)，避免了亞穩(wěn)態(tài)現(xiàn)象的產(chǎn)生，給不同速率間的數(shù)據(jù)傳輸提供了一種有效的解決方案。
- 關(guān)鍵字： 異步FIFO A/D數(shù)據(jù)采樣 FPGA
ISE 12設(shè)計(jì)套件開(kāi)啟FPGA生產(chǎn)力新時(shí)代
- 賽靈思公司(Xilinx)最新推出的ISE 12軟件設(shè)計(jì)套件，實(shí)現(xiàn)了具有更高設(shè)計(jì)生產(chǎn)力的功耗和成本的突破性優(yōu)化。ISE設(shè)計(jì)套件首次利用“智能”時(shí)鐘門控技術(shù)，將動(dòng)態(tài)功耗降低多達(dá)30%。此外，該新型套件還提供了基于時(shí)序的高級(jí)設(shè)計(jì)保存功能、為即插即用設(shè)計(jì)提供符合AMBA 4 AXI4 規(guī)范的IP支持，同時(shí)具備第四代部分重配置功能的直觀設(shè)計(jì)流程，可降低多種高性能應(yīng)用的系統(tǒng)成本。
- 關(guān)鍵字： Xilinx 設(shè)計(jì)套件 FPGA
基于FPGA 的二維提升小波變換IP核設(shè)計(jì)
- 提出了一種高效并行的二維離散提升小波(DWT)變換結(jié)構(gòu)，該結(jié)構(gòu)只需要7 行數(shù)據(jù)緩存，即可實(shí)現(xiàn)行和列方向同時(shí)進(jìn)行濾波變換。
- 關(guān)鍵字： 小波變換 數(shù)據(jù)緩存 FPGA IP核
基于FPGA控制的IDE磁盤陣列設(shè)計(jì)
- 設(shè)計(jì)了一種基于FPGA控制的高速數(shù)據(jù)存儲(chǔ)系統(tǒng)。該系統(tǒng)采用FPGA實(shí)現(xiàn)了對(duì)四個(gè)符合ATA-6規(guī)范的、RAID 0配置的IDE磁盤陣列的管理，并配合四個(gè)SDRAM實(shí)現(xiàn)對(duì)數(shù)據(jù)的高速穩(wěn)定存儲(chǔ)。該磁盤陣列同時(shí)掛四個(gè)IDE硬盤，平均數(shù)據(jù)流達(dá)到200MB/s，峰值傳輸速率達(dá)到800MB/s，也可以擴(kuò)展更多硬盤，構(gòu)成大容量的磁盤陣列。
- 關(guān)鍵字： 高速數(shù)據(jù)存儲(chǔ) IDE磁盤陣列 FPGA
基于FPGA的雙路可移相任意波形發(fā)生器
- 本文論述了利用用FPGA來(lái)開(kāi)發(fā)DDS函數(shù)發(fā)生器的總體設(shè)計(jì)思路，詳細(xì)討論了任意波形產(chǎn)生、頻率精確調(diào)整、雙路移相輸出、PWM調(diào)制波產(chǎn)生、D/A轉(zhuǎn)換與濾波電路、鍵盤與顯示等諸方面軟硬件實(shí)現(xiàn)方法。 整個(gè)設(shè)計(jì)
- 關(guān)鍵字： DDS 任意波形發(fā)生器 FPGA
基于FPGA的全數(shù)字交流伺服系統(tǒng)信號(hào)處理
- 在交流伺服驅(qū)動(dòng)系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場(chǎng)可編程邏輯器件APA300的光電編碼器與光柵尺信號(hào)處理電路設(shè)計(jì)原理，該電路由4倍頻細(xì)分、辨向電路、計(jì)數(shù)電路組成，信號(hào)處理模塊通過(guò)VHDL語(yǔ)言實(shí)現(xiàn)。
- 關(guān)鍵字： 交流伺服系統(tǒng) VHDL FPGA 光柵尺信號(hào)處理
一種并行存儲(chǔ)器系統(tǒng)的FPGA實(shí)現(xiàn)
- 圍繞小衛(wèi)星體積小、重量輕和價(jià)格低廉的特點(diǎn)，一個(gè)多CPU共享內(nèi)存的系統(tǒng)（CPU仍然采用有相應(yīng)宇航級(jí)器件的8086）將是比較合適的選擇。同時(shí)為了提高共享內(nèi)存的數(shù)據(jù)通信帶寬，使其不成為整個(gè)系統(tǒng)的瓶頸，本文提出了一個(gè)用ASIC設(shè)計(jì)一個(gè)共享總線開(kāi)關(guān)網(wǎng)絡(luò)（簡(jiǎn)稱SBSN，下同），組合成Omega網(wǎng)絡(luò)的方案，以消除對(duì)某一組內(nèi)存的總線競(jìng)爭(zhēng)，實(shí)現(xiàn)多CPU對(duì)共享分組存儲(chǔ)系統(tǒng)的低位交叉并行訪問(wèn)。
- 關(guān)鍵字： 并行存儲(chǔ)器 多CPU共享內(nèi)存 FPGA
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