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AMD 推出 Spartan UltraScale+ 系列，專為成本敏感型邊緣應用打造
- 2024 年 3 月 5 日，加利福尼亞州圣克拉拉—— AMD（超威，納斯達克股票代碼：AMD）宣布推出 AMD Spartan? UltraScale+? FPGA 系列，這是廣泛的 AMD 成本優(yōu)化型 FPGA 和自適應 SoC 產品組合的最新成員。Spartan UltraScale+ 器件能為邊緣端各種 I/O 密集型應用提供成本效益與高能效性能，在基于 28 納米及以下制程技術的 FPGA 領域帶來業(yè)界極高的 I/O 邏輯單元比，較之前代產品可帶來高達 30% 的總功耗下降1，同時還涵蓋 AMD
- 關鍵字： FPGA Spartan UltraScale
全新 Spartan UltraScale+ FPGA 系列 - 以小型封裝實現高 I/O 和低功耗
- 在構建嵌入式應用的過程中，硬件設計人員長期以來面臨著艱難的取舍，為推動產品快速上市，他們必須在成本、I/O 數量和邏輯密度要求之間達成平衡。我們非常高興地宣布一款解決方案讓這種取舍自此成為歷史: 全新 AMD Spartan UltraScale+ FPGA 低成本系列帶來出色的 I/O 邏輯單元比、低功耗以及強大的安全功能，同時兼具小型尺寸。AMD Spartan UltraScale+ FPGA 系列在價格、功耗、功能和尺寸之間取得了良好的平衡，為我們的成本優(yōu)化型產品組合提供有力補充
- 關鍵字： AMD UltraScale FPGA
英特爾宣布成立全新獨立運營的FPGA公司——Altera
- 今天，英特爾宣布成立全新獨立運營的FPGA公司——Altera。在FPGA Vision線上研討會期間，首席執(zhí)行官Sandra Rivera和首席運營官Shannon Poulin進行了分享，展示其在超過550億美元的市場中保持領先性的戰(zhàn)略規(guī)劃，強調將通過打造集成AI功能的FPGA等舉措，進一步豐富公司的產品組合，同時亦表明將持續(xù)助力客戶應對不斷增加的挑戰(zhàn)。會上，Altera也作為新公司的品牌正式對外公布。Altera首席執(zhí)行官Sandra Rivera表示，“現階段，客戶正面臨日益復雜的技術挑戰(zhàn)，而我們
- 關鍵字： 英特爾 FPGA Altera
淺談因電遷移引發(fā)的半導體失效
- 前言半導體產品老化是一個自然現象，在電子應用中，基于環(huán)境、自然等因素，半導體在經過一段時間連續(xù)工作之后，其功能會逐漸喪失，這被稱為功能失效。半導體功能失效主要包括：腐蝕、載流子注入、電遷移等。其中，電遷移引發(fā)的失效機理最為突出。技術型授權代理商Excelpoint世健的工程師Wolfe Yu在此對這一現象進行了分析。?1、?背景從20世紀初期第一個電子管誕生以來，電子產品與人類的聯系越來越緊密，特別是進入21世紀以來，隨著集成電路的飛速發(fā)展，人們對電子產品的需求也變得愈加豐富。隨著電子
- 關鍵字： 電遷移 半導體失效 世健 Microchip Flash FPGA
Verilog HDL基礎知識9之代碼規(guī)范示例
- 2.Verilog HDL 代碼規(guī)范 模板示例//******************************************************** // // Copyright(c)2016, ECBC // All rights reserved // // File name
- 關鍵字： FPGA verilog HDL 代碼規(guī)范
Verilog HDL基礎知識9之代碼規(guī)范
- 1.RTL CODE 規(guī)范1.1標準的文件頭在每一個版塊的開頭一定要使用統一的文件頭，其中包括作者名，模塊名，創(chuàng)建日期，概要，更改記錄，版權等必要信息。 統一使用以下的文件頭：其中*為必需的項目//******************************************************** // // Copyright(c)2016, ECBC // All rights&nbs
- 關鍵字： FPGA verilog HDL 代碼規(guī)范
Verilog HDL基礎知識8之綜合語句
- 可綜合語句1.要保證Verilog HDL賦值語句的可綜合性，在建模時應注意以下要點：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數不確定的循環(huán)語句，如forever、while等。5.不使用用戶自定義原語（UDP元件）。6.盡量使用同步方式設計電路。7.除非是關鍵路徑的設計，一般不采用調用門級元件來描述設計的方法，建議采用行為語句來完成設計。8.用always過程塊描述組合邏輯，應在敏感信號列表中列出所有的輸入信號。9.所有的內部寄存器都應該能夠被復位，在使用FPGA實現設計時，應盡量使
- 關鍵字： FPGA verilog HDL 綜合語句
Microchip推出低成本PolarFire SoC Discovery工具包 加速RISC-V和FPGA設計
- 嵌入式行業(yè)對基于RISC-V?的開源處理器架構的需求日益增長，但在商用芯片或硬件方面的選擇仍然有限。為了填補這一空白并推動創(chuàng)新，Microchip Technology Inc.（微芯科技公司）宣布推出PolarFire? SoC Discovery工具包。通過為嵌入式處理和計算加速提供用戶友好、功能豐富的開發(fā)工具包，Microchip可幫助各種水平的工程師采用新興技術。新發(fā)布的開源開發(fā)工具包具有支持Linux?和實時應用的四核 RISC-V 應用級處理器、豐富的外設和95K低功耗高性能FPGA邏輯元件。
- 關鍵字： Microchip PolarFire 嵌入式系統工程師 RISC-V FPGA
Verilog HDL基礎知識7之模塊例化
- Verilog使用模塊（module）的概念來代表一個基本的功能塊。一個模塊可以是一個元件，也可以是低層次模塊的組合。常用的設計方法是使用元件構建在設計中多個地方使用的功能塊，以便進行代碼重用。模塊通過接口（輸入和輸出）被高層的模塊調用，但隱藏了內部的實現細節(jié)。這樣就使得設計者可以方便地對某個模塊進行修改，而不影響設計的其他部分。在verilog中，模塊聲明由關鍵字module開始，關鍵字endmodule則必須出現在模塊定義的結尾。每個模塊必須具有一個模塊名，由它唯一地標識這個模塊。模塊的端口列表則描述
- 關鍵字： FPGA verilog HDL 模塊例化
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