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fpga-spartan 文章進(jìn)入fpga-spartan技術(shù)社區(qū)

基于重復(fù)控制的雙DSP+FPGA三相逆變器

基于雙DSP+FPGA的三相逆變器的設(shè)計(jì)與實(shí)現(xiàn)三相逆變器作為現(xiàn)在一種常用的電力電子設(shè)備，對輸出電壓控制系統(tǒng)需同時實(shí)現(xiàn)兩個目標(biāo):高動態(tài)響應(yīng)和高穩(wěn)態(tài)波形精
關(guān)鍵字：控制 FPGA

FPGA與DSP的仿人假手控制系統(tǒng)設(shè)計(jì)

仿人假手作為肢殘患者重獲人手功能的主要對象，具有重大的社會需求。理想的假手應(yīng)具有人手的仿生特征，主要體現(xiàn)在假手構(gòu)造、控制方式與環(huán)境感知3 個
關(guān)鍵字： FPGA 仿人假手

基于DSP和FPGA的三電平逆變器快速控制方法

目前，隨著電力電子技術(shù)的發(fā)展，高壓大容量電力電子變換技術(shù)應(yīng)用越來越廣泛，有進(jìn)一步延伸為我國新的生產(chǎn)力和經(jīng)濟(jì)增長點(diǎn)的趨勢，其發(fā)展前景與計(jì)算機(jī)信
關(guān)鍵字： DSP FPGA 三電平逆變器

基于FPGA的等效時間采樣原理的實(shí)現(xiàn)

在現(xiàn)代電子測量、通訊系統(tǒng)以及生物醫(yī)學(xué)等領(lǐng)域，經(jīng)常涉及對寬帶模擬信號進(jìn)行數(shù)據(jù)采集和存儲，以便計(jì)算機(jī)進(jìn)一步進(jìn)行數(shù)據(jù)處理。為了對高速模擬信號進(jìn)行不
關(guān)鍵字：計(jì)算機(jī) FPGA

從易到難總結(jié)幾種FPGA時序約束方法

　　從最近一段時間工作和學(xué)習(xí)的成果中，我總結(jié)了如下幾種進(jìn)行時序約束的方法。按照從易到難的順序排列如下：　　1. 核心頻率約束　　這是最基本的，所以標(biāo)號為0?！　?. 核心頻率約束+時序例外約束　　時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序約束。如果僅有這些約束的話，說明設(shè)計(jì)者的思路還局限在FPGA芯片內(nèi)部。　　3. 核心頻率約束+時序例外約束+I/O約束　　I/O約束包括引腳分配位置、空閑引腳驅(qū)動方式、外部走線延時(Inpu
關(guān)鍵字： FPGA 時序約束

基于FPGA的生物芯片掃描儀位置檢測

引言生物芯片是20世紀(jì)末隨ldquo;人類基因組計(jì)劃rdquo;的研究和發(fā)展而產(chǎn)生的一項(xiàng)高新技術(shù)，是人們高效地大規(guī)模獲取生物信息的有效手段。目前大部分生
關(guān)鍵字：測量 FPGA

基于FPGA的高壓變頻器中性點(diǎn)偏移技術(shù)的算法實(shí)現(xiàn)

0 引言在高壓變頻器正常運(yùn)行過程中，如果功率單元出現(xiàn)故障，一般的實(shí)現(xiàn)方法是將此故障功率單元旁通，同時讓其它兩相相應(yīng)的功率單元也同時旁通，這樣使
關(guān)鍵字：控制 FPGA

高速手勢識別系統(tǒng)解決方案

1設(shè)計(jì)摘要目前，研究自然化的人機(jī)交互是當(dāng)今計(jì)算機(jī)科學(xué)技術(shù)領(lǐng)域的主要研究熱點(diǎn)之一，手勢輸入作為一種自然、豐富、直接的交互手段在人機(jī)交互技術(shù)中占有
關(guān)鍵字：計(jì)算機(jī) FPGA

FPGA/EPLD的自上而下(Top-Down)設(shè)計(jì)方法解析

FPGA/EPLD的自上而下(Top-Down)設(shè)計(jì)方法：傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的，通過調(diào)用FPGA/EPLD廠商所提供的相應(yīng)物理元件庫，在電路原理圖
關(guān)鍵字： FPGA EPLD 自上而下

利用FPGA實(shí)現(xiàn)的一種機(jī)載高清視頻處理模塊

現(xiàn)代飛機(jī)座艙顯示技術(shù)的發(fā)展日新月異，需要顯示各種傳感器信息的數(shù)據(jù)已經(jīng)達(dá)到海量規(guī)模。飛行員在不同飛行時段獲得的信息也越來越多，為了使飛行員能夠
關(guān)鍵字：視頻 FPGA

“FPGA+CPU” 并行處理大行其道

深亞微米時代，傳統(tǒng)材料、結(jié)構(gòu)乃至工藝都在趨于極限狀態(tài)，摩爾定律也已有些捉襟見肘。而步入深亞納米時代，晶體管的尺寸就將接近單個原子，無法再往下
關(guān)鍵字： FPGA CPU 嵌入式并行處理

基于FPGA消除噪聲干擾方法詳解

許多高速數(shù)據(jù)采集應(yīng)用，如激光雷達(dá)或光纖測試等，都需要從嘈雜的環(huán)境中采集小的重復(fù)信號，因此對于數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)來說，最大的挑戰(zhàn)就是如何最大限
關(guān)鍵字：噪聲 FPGA 信號平均

高云半導(dǎo)體公司發(fā)布基于晨熙家族FPGA的RISC-V微處理器早期使用者計(jì)劃

　　中國廣州，2018年8月16日，國內(nèi)領(lǐng)先的可編程邏輯器件供應(yīng)商——廣東高云半導(dǎo)體科技股份有限公司(如下簡稱“高云半導(dǎo)體”)，今日宣布發(fā)布基于高云半導(dǎo)體FPGA的RISC-V微處理器早期使用者計(jì)劃，該計(jì)劃是基于晨熙家族 GW2A 系列FPGA芯片的包括系統(tǒng)級參考設(shè)計(jì)的FPGA編程BIT文件、GW2A開發(fā)板等的完整解決方案，其中系統(tǒng)級參考設(shè)計(jì)包括RISC-V MCU內(nèi)核、AHB & APB總線、存儲器控制單元及若干外設(shè)。　　RISC-V作為指令集體系結(jié)構(gòu)(ISA)的開放規(guī)范，RISC-V ISA設(shè)
關(guān)鍵字：高云 FPGA RISC-V

值得一看！高手分享FPGA設(shè)計(jì)中的一些經(jīng)驗(yàn)

這里我談?wù)勎业囊恍┙?jīng)驗(yàn)和大家分享，希望能對 IC 設(shè)計(jì)的新手有一定的幫助，能使得他們能少走一些彎路!在 IC 工業(yè)中有許多不同的領(lǐng)域， IC 設(shè)計(jì)者的特征
關(guān)鍵字： FPGA IC設(shè)計(jì) 經(jīng)驗(yàn)

微控制器配對FPGA來提高系統(tǒng)效率

FPGA已經(jīng)變得如此成本效益的，它們越來越多地與微控制器配合使用，以提高整個系統(tǒng)的效率。使用包括添加額外的功能在電路板空間最小，增加功率高效處理
關(guān)鍵字： FPGA 微控制器

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計(jì)的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計(jì)與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計(jì)與實(shí)現(xiàn)
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