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BittWare用FPGA實(shí)現(xiàn)I/O開(kāi)關(guān)量大于5Gbps

　　BittWare是混合(DSP和FPGA)電路板級(jí)方案供應(yīng)商，日前該公司采用ADI的TigerSHARC及Altera的FPGA技術(shù)，推出ATLANTiS Rev 2.0(新TigerSHARC使用的高級(jí)傳輸鏈路架構(gòu))、I/O切換和處理器件。　　ATLANTiS采用FPGA實(shí)現(xiàn)，便于板外I/O通訊路由和處理，允許系統(tǒng)設(shè)計(jì)師們?cè)O(shè)置并動(dòng)態(tài)連接。所有輸入和輸出均通過(guò)ATLANTiS進(jìn)行路由，每簇通信量大于5GBps。ATLANTiS集成了DSP、PCI橋、PMC接口和I/O外設(shè)及板載F
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用FPGA控制CLC5958型A/D轉(zhuǎn)換器實(shí)現(xiàn)的高速PCI數(shù)據(jù)采集卡

詳細(xì)介紹CLC5958的內(nèi)部結(jié)構(gòu)和基本用法，提出一種基于FPGA和PCI總線的高速數(shù)據(jù)采集卡設(shè)計(jì)方案，并通過(guò)仿真驗(yàn)證了該方案的可行性。
關(guān)鍵字：高速 PCI 數(shù)據(jù)采集實(shí)現(xiàn) 轉(zhuǎn)換器控制 CLC5958 A/D FPGA

采用FPGA的低功耗系統(tǒng)設(shè)計(jì)

　　結(jié)合采用低功耗元件和低功耗設(shè)計(jì)技術(shù)在目前比以往任何時(shí)候都更有價(jià)值。隨著元件集成更多功能，并越來(lái)越小型化，對(duì)低功耗的要求持續(xù)增長(zhǎng)。當(dāng)把可編程邏輯器件用于低功耗應(yīng)用時(shí)，限制設(shè)計(jì)的低功耗非常重要。本文將討論減小動(dòng)態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說(shuō)明如何使功耗最小化。　　功耗的三個(gè)主要來(lái)源是啟動(dòng)、待機(jī)和動(dòng)態(tài)功耗。器件上電時(shí)產(chǎn)生的相關(guān)電流即是啟動(dòng)電流；待機(jī)功耗又稱(chēng)作靜態(tài)功耗，是電源開(kāi)啟但I(xiàn)/O上沒(méi)有開(kāi)關(guān)活動(dòng)時(shí)器件的功耗；動(dòng)態(tài)功耗是指器件正常工作時(shí)的功耗。　　啟動(dòng)電流因器件而異
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使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對(duì)SDRAM進(jìn)行控制。
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基于FPGA的毫米波多目標(biāo)信號(hào)形成技術(shù)的研究

毫米波多目標(biāo)信號(hào)發(fā)生器通過(guò)模擬的方法產(chǎn)生多種類(lèi)型高精度的雷達(dá)多目標(biāo)回波信號(hào)，在實(shí)際雷達(dá)系統(tǒng)前端不具備的條件下對(duì)雷達(dá)系統(tǒng)后級(jí)進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測(cè)試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號(hào)產(chǎn)生的關(guān)鍵是要求回波信號(hào)距離分辨率極高，常規(guī)的多目標(biāo)信號(hào)產(chǎn)生方法如使用數(shù)字延時(shí)線產(chǎn)生多目標(biāo)之間的延時(shí)，其控制不靈活，并且有些延時(shí)線需要接ECL電源，使用不方便也增加了設(shè)計(jì)的復(fù)雜度。使用分立元件實(shí)現(xiàn)延時(shí)則使電路元件過(guò)多，電路的穩(wěn)定性及延時(shí)的精確性也會(huì)大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號(hào)的方法
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FPGA 設(shè)計(jì)的四種常用思想與技巧

　　本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作種取得事半功倍的效果。　　FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日后的設(shè)計(jì)工作，將取得事半功倍的效果！乒乓操作
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大型設(shè)計(jì)中FPGA的多時(shí)鐘策略

　　利用FPGA 實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA 設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。　　FPGA 設(shè)計(jì)的第一步是決定需要什么樣的時(shí)鐘速率，設(shè)計(jì)中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)間P 來(lái)決定，如果P 大于時(shí)鐘周期T，則當(dāng)信號(hào)在一個(gè)觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實(shí)現(xiàn)

　　算術(shù)編碼是一種無(wú)失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個(gè)重要特點(diǎn)就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個(gè)符號(hào)只不過(guò)能按整數(shù)個(gè)比特逼近信源熵的限制。對(duì)信源進(jìn)行算術(shù)編碼，往往需要兩個(gè)過(guò)程，第一個(gè)過(guò)程是建立信源概率表，第二個(gè)過(guò)程是對(duì)信源發(fā)出的符號(hào)序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對(duì)符號(hào)序列進(jìn)行掃描的過(guò)程中，可一次完成上述兩個(gè)過(guò)程，即根據(jù)恰當(dāng)?shù)母怕使烙?jì)模型和當(dāng)前符號(hào)序列中各符號(hào)出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號(hào)的概率估計(jì)值，同時(shí)完成編碼。盡管從編碼效率上看不如已
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HDLC控制協(xié)議的FPGA設(shè)計(jì)與實(shí)現(xiàn)

設(shè)計(jì)了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無(wú)需外圍電路，高度集成且操作簡(jiǎn)單。重點(diǎn)對(duì)協(xié)議的ＣＲＣ校驗(yàn)及“０”比特插入模塊進(jìn)行了介紹，給出了相應(yīng)的ＶＨＤＬ代碼及功能仿真波形圖。
關(guān)鍵字： HDLC FPGA 控制協(xié)議

基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)

提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計(jì)方案，并對(duì)其中的低電壓差分信號(hào)（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進(jìn)行了介紹。
關(guān)鍵字： FPGA USB 高速數(shù)據(jù)傳輸記錄

基于FPGA的數(shù)字復(fù)接系統(tǒng)幀同步器設(shè)計(jì)與實(shí)現(xiàn)

介紹了應(yīng)用ＦＰＧＡ技術(shù)進(jìn)行幀同步器設(shè)計(jì)的實(shí)現(xiàn)原理、系統(tǒng)框圖及設(shè)計(jì)中需要注意的問(wèn)題，給出了用ＶＨＤＬ描述的幾個(gè)模塊的源代碼。
關(guān)鍵字： FPGA 數(shù)字復(fù)接系統(tǒng) 幀同步器

基于C的設(shè)計(jì)方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺(tái)軟硬件協(xié)同設(shè)計(jì)

基于C的設(shè)計(jì)方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺(tái)軟硬件協(xié)同設(shè)計(jì) 在最近幾年中日益流行在高性能嵌入式應(yīng)用中使用現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）。FPGA已經(jīng)被證明有能力處理各種不同的任務(wù)，從相對(duì)簡(jiǎn)單的控制功能到更加復(fù)雜的算法操作。雖然FPGA在某些功能上比設(shè)計(jì)專(zhuān)用ASIC硬件具有時(shí)間和成本上的優(yōu)勢(shì)，但在面向軟件應(yīng)用中FPGA比傳統(tǒng)處理器和DSP的優(yōu)勢(shì)并沒(méi)有體現(xiàn)出來(lái)。這很大程度上是由于過(guò)去割裂了硬件和軟件開(kāi)發(fā)工具和方法之間的關(guān)系?！　∪欢罱麱PGA在面向軟件設(shè)計(jì)工具方面的發(fā)展，及器件容量的持續(xù)增
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FPGA紅了，工具廠商笑了

FPGA紅了，工具廠商笑了Cool FPGAs Make Tool Vendors Laugh據(jù)Gartner Dataquest在去年美國(guó)DAC(設(shè)計(jì)自動(dòng)化年會(huì))期間公布的數(shù)據(jù)，每年采用ASIC開(kāi)始進(jìn)行設(shè)計(jì)的數(shù)量在逐年下降，取而代之的是ASSP（特殊應(yīng)用標(biāo)準(zhǔn)產(chǎn)品），如圖1。由于深亞微米（DSM）制程以后，ASIC的開(kāi)發(fā)成本不斷上升，因此標(biāo)準(zhǔn)產(chǎn)品中的FPGA是理想的選擇之一（如圖2）。FPGA的應(yīng)用領(lǐng)域不斷擴(kuò)大，未來(lái)，消費(fèi)電子（例如HDTV、無(wú)線路由器）和汽車(chē)電子是所有應(yīng)用中成長(zhǎng)最快的（如圖3）。人們期盼
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平臺(tái) FPGA 的發(fā)展帶來(lái)了什么？

平臺(tái) FPGA 的發(fā)展帶來(lái)了什么？ Will The Evolution of Platform FPGAs? 當(dāng)今多平臺(tái) FPGA 動(dòng)搖 ASIC/ASSP 供應(yīng)商。作者 Richard Sevcik 賽靈思公司可編程邏輯系統(tǒng)與知識(shí)產(chǎn)權(quán)/內(nèi)核及軟件解決方案部執(zhí)行副總裁　　有關(guān) FPGA 是否是 ASIC 和 ASSP 可行替代品的爭(zhēng)論已經(jīng)持續(xù)了近十年。iSupply、Gartner Dataquest 及其它業(yè)界分析師的研究表明當(dāng)前正處在 ASIC 設(shè)計(jì)新客戶(hù)不斷減少，F(xiàn)PGA 設(shè)計(jì)新客戶(hù)
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在Matlab中實(shí)現(xiàn)FPGA硬件設(shè)計(jì)

System Generator for DSP是Xilinx公司開(kāi)發(fā)的基于Matlab的DSP開(kāi)發(fā)工具?同時(shí)也是一個(gè)基于FPGA的信號(hào)處理建模和設(shè)計(jì)工具。文章介紹了在Matlab中使用System Generator for DSP實(shí)現(xiàn)FPGA硬件設(shè)計(jì)的方法，同時(shí)給出了一個(gè)應(yīng)用實(shí)例。
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