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基于FPGA的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)
- 摘要：出租車計(jì)費(fèi)系統(tǒng)大多利用單片機(jī)進(jìn)行控制，較易被改裝，且故障率較高。針對(duì)這一問題，設(shè)計(jì)了一種基于FPGA的出租車計(jì)費(fèi)系統(tǒng)，可模擬汽車行駛、暫停等待，停止等過程，并可同時(shí)顯示金額、乘車總路程。設(shè)計(jì)采用層次
- 關(guān)鍵字： FPGA 出租車 計(jì)費(fèi) 系統(tǒng)設(shè)計(jì)
基于FPGA實(shí)現(xiàn)的CPCI數(shù)據(jù)通信
- 本文設(shè)計(jì)的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過Verilog HDL語言在FPGA中產(chǎn)生相應(yīng)的控制信號(hào)，完成對(duì)數(shù)據(jù)的快速讀寫，從而實(shí)現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。高速數(shù)據(jù)傳輸技術(shù)是現(xiàn)代信息技術(shù)的前沿科技
- 關(guān)鍵字： 數(shù)據(jù)通信 CPCI 實(shí)現(xiàn) FPGA 基于
基于FPGA的IP核8051上實(shí)現(xiàn)TCP/IP的設(shè)計(jì)
- 該便攜式接觸網(wǎng)故障信號(hào)分析儀采用圖形化程序設(shè)計(jì)語言LabVIEW開發(fā)設(shè)計(jì), 可實(shí)現(xiàn)數(shù)據(jù)的高速實(shí)時(shí)采集、在線分析、自動(dòng)存儲(chǔ)、顯示等功能。高速數(shù)字化儀NI PXI- 5112卡采樣速度高、性能穩(wěn)定可靠, 適宜對(duì)高速變化信號(hào)的實(shí)時(shí)監(jiān)測(cè)。將軟件安裝在PXI- 1042工控機(jī)上, 具有體積小、抗干擾能力強(qiáng)、攜帶方便等特點(diǎn), 同時(shí)具有故障性質(zhì)判斷、故障定位功能。該系統(tǒng)目前已經(jīng)在石家莊變電所現(xiàn)場(chǎng)運(yùn)行, 效果良好。
- 關(guān)鍵字： FPGA 8051 TCP IP
符合中國移動(dòng)標(biāo)準(zhǔn)協(xié)議轉(zhuǎn)換器中的HDLC協(xié)議的FPGA設(shè)計(jì)與實(shí)現(xiàn)
- 隨著通信與網(wǎng)絡(luò)技術(shù)的不斷發(fā)展，使我國用現(xiàn)有的E1資源來傳輸以太網(wǎng)業(yè)務(wù)成為廣泛的應(yīng)用。以太網(wǎng)數(shù)據(jù)要通過E1線路傳輸就必須對(duì)以太網(wǎng)凈荷數(shù)據(jù)進(jìn)行幀封裝，才能從E1線路上恢復(fù)出以太網(wǎng)數(shù)據(jù)幀，完成以太網(wǎng)數(shù)據(jù)的交換。通常，以太網(wǎng)數(shù)據(jù)是通過HDLC協(xié)議或GFP協(xié)議來進(jìn)行封裝的。本文介紹了中國移動(dòng)標(biāo)準(zhǔn)協(xié)議轉(zhuǎn)換器中以太網(wǎng)到單路E1轉(zhuǎn)換器HDLC協(xié)議封裝的FPGA（現(xiàn)場(chǎng)可編程邏輯陣列）設(shè)計(jì)與實(shí)現(xiàn)。
- 關(guān)鍵字： 中國移動(dòng) FPGA 201106
IIR數(shù)字濾波器的Matlab和FPGA實(shí)現(xiàn)
- 摘要：提出一種通過兩個(gè)二階節(jié)級(jí)聯(lián)構(gòu)成四階IIR數(shù)字橢圓濾波器的設(shè)計(jì)方法，并利用Matlab仿真軟件設(shè)計(jì)了通帶內(nèi)波紋不大于0．1 dB，阻帶衰減不小于42 dB的IIR數(shù)字濾波器。論述了一種采用可編程邏輯器件，通過VHDL硬件描
- 關(guān)鍵字： Matlab FPGA IIR 數(shù)字濾波器
基于FPGA的多路數(shù)字信號(hào)復(fù)分接器的設(shè)計(jì)
- 在現(xiàn)代數(shù)字通信中，對(duì)數(shù)據(jù)傳輸容量和傳輸效率的要求越來越高，因此經(jīng)常依據(jù)時(shí)分復(fù)用[1]的原理通過數(shù)字復(fù)接與分...
- 關(guān)鍵字： 數(shù)字復(fù)接技術(shù) FPGA 時(shí)分復(fù)用
FPGA時(shí)鐘設(shè)計(jì)
- 摘要：在FPGA設(shè)計(jì)中，為了成功地操作，可靠的時(shí)鐘是非常關(guān)鍵的。設(shè)計(jì)不良的時(shí)鐘在極限的溫度、電壓下將導(dǎo)致錯(cuò)誤的行為。在設(shè)計(jì)PLD／FPGA時(shí)通常采用如下四種類型時(shí)鐘：全局時(shí)鐘、門控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)式時(shí)鐘。
- 關(guān)鍵字： FPGA 時(shí)鐘設(shè)計(jì)
基于FPGA的自適應(yīng)波束形成算法實(shí)現(xiàn)
- 1 引 言 在雷達(dá)及聲納信號(hào)處理系統(tǒng)中，波束形成算法通常采用DSP軟件編程實(shí)現(xiàn)，控制邏輯電路采用CPLD來完成，這種方法具有軟件編程靈活、功能易于擴(kuò)展的優(yōu)點(diǎn)，但對(duì)于實(shí)時(shí)性能要求很高的系統(tǒng)，如雷達(dá)、聲納探測(cè)和
- 關(guān)鍵字： FPGA 自適應(yīng)波束 算法
基于FPGA的實(shí)時(shí)中值濾波器硬件實(shí)現(xiàn)
- 針對(duì)高清圖像在中值濾波預(yù)處理過程中排序量多、速度慢的特點(diǎn)，提出適合鄰域圖像并行處理機(jī)的分塊存儲(chǔ)方法。在流水線結(jié)構(gòu)下，1個(gè)時(shí)鐘周期可以并行處理32個(gè)3×3鄰域的中值濾波運(yùn)算，實(shí)現(xiàn)了高速、實(shí)時(shí)的1 920×1 080灰度圖像中值濾波器。
- 關(guān)鍵字： FPGA 中值濾波 硬件實(shí)現(xiàn)
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