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          FPGA設(shè)計開發(fā)軟件ISE使用技巧之：典型實例-ChipScope功能演示
          
                                                            
                                        
            
                    	
          • 　　6.8 典型實例11：ChipScope功能演示
　　6.8.1 實例的內(nèi)容及目標(biāo)
　　1.實例的主要內(nèi)容
　　本節(jié)通過一個簡單的計數(shù)器，使用ChipScope的兩種實現(xiàn)流程，基于Xilinx開發(fā)板完成設(shè)計至驗證的完整過程。本實例的工作環(huán)境如下。
　　· 設(shè)計軟件：ISE 7.1i。
　　· 綜合工具：ISE自帶的XST。
　　· 仿真軟件：ModelSim SE 5.8C。
　　· 在線調(diào)試：ChipScope Pro 8.2i。
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          • 關(guān)鍵字：
                        FPGA  ISE                          
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          FPGA設(shè)計開發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧
          
                                                            
                                        
            
                    	
          • 　　6.7 片上邏輯分析儀(ChipScope Pro)使用技巧
　　在FPGA的調(diào)試階段，傳統(tǒng)的方法在設(shè)計FPGA的PCB板時，保留一定數(shù)量的FPGA管腳作為測試管腳。在調(diào)試的時候?qū)⒁獪y試的信號引到測試管腳，用邏輯分析儀觀察內(nèi)部信號。
　　這種方法存在很多弊端：一是邏輯分析儀價格高昂，每個公司擁有的數(shù)量有限，在研發(fā)期間往往供不應(yīng)求，影響進(jìn)度;二是PCB布線后測試腳的數(shù)量就確定了，不能靈活地增加，當(dāng)測試腳不夠用時會影響測試，測試管腳太多又影響PCB布局布線。
　　ChipScope Pro是ISE下
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          • 關(guān)鍵字：
                        FPGA  ISE                          
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          FPGA設(shè)計開發(fā)軟件ISE使用技巧之：增量式設(shè)計（Incremental Design）技巧
          
                                                            
                                        
            
                    	
          • 　　6.6 增量式設(shè)計(Incremental Design)技巧
　　本節(jié)將對ISE下增量式設(shè)計做一個全面的介紹。FPGA作為一種現(xiàn)場可編程邏輯器件，其現(xiàn)場可重編程特性能夠提高調(diào)試速度。每次硬件工程師可以很方便地改變設(shè)計，重新進(jìn)行綜合、實現(xiàn)、布局布線，并對整個設(shè)計重新編程。
　　然而當(dāng)設(shè)計算法比較復(fù)雜時，每一次綜合、實現(xiàn)、布局布線需要花很長的時間。即使僅僅改變設(shè)計中的一點，也會使綜合編譯的時間成倍增加。而且更為麻煩的是如果整個工程的運(yùn)行頻率很高，對時序的要求也很嚴(yán)格，這樣重新布線往往會造成整個時序錯
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          • 關(guān)鍵字：
                        FPGA  ISE                          
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          FPGA設(shè)計開發(fā)軟件ISE使用技巧之：編譯與仿真設(shè)計工程
          
                                                            
                                        
            
                    	
          • 　　6.5 編譯與仿真設(shè)計工程
　　編寫代碼完成之后，一個很重要的工作就是驗證代碼功能的正確性，這就需要對代碼進(jìn)行編譯與仿真。編譯主要是為了檢查代碼是否存在語法錯誤，仿真主要為了驗證代碼實現(xiàn)的功能是否正確。
　　編譯和仿真設(shè)計工程在整個設(shè)計中占有很重要的地位。因為代碼功能不正確或代碼的編寫風(fēng)格不好對后期的設(shè)計會有很大的影響，所以需要花很多時間在設(shè)計工程的仿真上。
　　在這一節(jié)中將通過一個具體的實例來介紹如何對編譯工程代碼以及如何使用ISE自帶的仿真工具ISE Simulator進(jìn)行仿真。
　　1.
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          • 關(guān)鍵字：
                        FPGA  ISE                          
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          FPGA設(shè)計開發(fā)軟件ISE使用技巧之：創(chuàng)建設(shè)計工程
          
                                                            
                                        
            
                    	
          • 　　6.4 創(chuàng)建設(shè)計工程
　　本節(jié)將重點講述如何在ISE下創(chuàng)建一個新的工程。要完成一個設(shè)計，第一步要做的就是新建一個工程。具體創(chuàng)建一個工程有以下幾個步驟。
　　(1)打開Project Navigator，啟動ISE集成環(huán)境。
　　ISE的啟動請參見6.2節(jié)。
　　(2)選擇“File”/“New Project”菜單項，啟動新建工程對話框。
　　會彈出如圖6.9的對話框。
　　如圖6.9所示，新建工程時需要設(shè)置工程名稱和新建工程的路徑，還要設(shè)置
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          • 關(guān)鍵字：
                        FPGA  ISE                          
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          FPGA設(shè)計開發(fā)軟件ISE使用技巧之：ISE軟件的設(shè)計流程
          
                                                            
                                        
            
                    	
          • 　　6.3 ISE軟件的設(shè)計流程
　　Xilinx公司的ISE軟件是一套用以開發(fā)Xilinx公司的FPGA&CPLD的集成開發(fā)軟件，它提供給用戶一個從設(shè)計輸入到綜合、布線、仿真、下載的全套解決方案，并很方便地同其他EDA工具接口。
　　其中，原理圖輸入用的是第三方軟件ECS;狀態(tài)圖輸入用的是StateCAD;HDL綜合可以使用Xilinx公司開發(fā)的XST、Synopsys公司開發(fā)的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;測試激勵可以是圖
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          • 關(guān)鍵字：
                        FPGA  Xilinx  ISE                          
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          FPGA設(shè)計開發(fā)軟件ISE使用技巧之：ISE軟件的安裝與啟動
          
                                                            
                                        
            
                    	
          • 　　6.2 ISE軟件的安裝與啟動
　　6.2.1 ISE軟件的安裝
　　ISE的安裝改變了license管理方式，在安裝后并不需要任何license支持，僅僅是在這安裝過程式中輸入ISE的注冊序列號(Register ID)即可。ISE 7.1i安裝啟動界面如圖6.1所示。
　　

 
　　圖6.1 ISE 7.1i安裝啟動界面
　　安裝ISE時只需要根據(jù)所選的版本是在PC機(jī)或工作站上，然后根據(jù)軟件的提示安裝即可，這里不做詳細(xì)敘述，只對安裝的幾個問題進(jìn)行說明。
　　1.環(huán)境變量
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          • 關(guān)鍵字：
                        FPGA  ISE                          
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          FPGA設(shè)計開發(fā)軟件ISE使用技巧之：ISE軟件簡介
          
                                                            
            
                    	
          • 　　ISE軟件簡介
　　Xilinx作為當(dāng)界上最大的FPGA/CPLD生產(chǎn)商之一，長期以來一直推動著FPGA/CPLD技術(shù)的發(fā)展。其開發(fā)的軟件也不斷升級換代，由早期的Foundation系列逐步發(fā)展到目前的ISE 9.x系列。
　　ISE是集成綜合環(huán)境的縮寫，它是Xillinx FPGA/CPLD的綜合性集成設(shè)計平臺，該平臺集成了設(shè)計、輸入、仿真、邏輯綜合、布局布線與實現(xiàn)、時序分板、芯片下載與配置、功率分析等幾乎所有設(shè)計流程所需工具。
　　ISE系列軟件分為4個系列：WebPACK、BaseX、Fo
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          • 關(guān)鍵字：
                        FPGA  ISE                          
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          ISE時序約束筆記2——Global Timing Constraints
          
                                                            
                                        
            
                    	
          • 　　問題思考
　　單一的全局約束可以覆蓋多延時路徑
　　如果箭頭是待約束路徑，那么什么是路徑終點呢?
　　所有的寄存器是否有一些共同點呢?
　　

 
　　問題解答
　　什么是路徑終點呢?
　　——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。
　　所有的寄存器是否有一些共同點呢?
　　——它們共享一個時鐘信號，約束這個網(wǎng)絡(luò)的時序可以同時覆蓋約束這些相關(guān)寄存器間的延時路徑。
　　周期約束
　　周期約束覆蓋由參
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          • 關(guān)鍵字：
                        ISE  時序約束                          
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          ISE時序約束筆記1——Global Timing Constraints
          
                                                            
                                        
            
                    	
          • 　　時序約束和你的工程
　　執(zhí)行工具不會試圖尋找達(dá)到最快速的布局&布線路徑。——取而代之的是，執(zhí)行工具會努力達(dá)到你所期望的性能要求。
　　性能要求和時序約束相關(guān)——時許約束通過將邏輯元件放置的更近一些以縮短布線資源從而改善設(shè)計性能。
　　沒有時序約束的例子
　　

 
　　該工程沒有時序約束和管腳分配
　　——注意它的管腳和放置
　　——該設(shè)計的系統(tǒng)時鐘頻率能夠跑到50M

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          • 關(guān)鍵字：
                        ISE  時序約束                          
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          賽靈思發(fā)布ISE 13.4 設(shè)計套件
          
                                                            
            
                    	
          •  　　全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司日前宣布推出 ISE 13.4設(shè)計套件。該設(shè)計套件可提供對 MicroBlaze 微控制器系統(tǒng) (MCS) 的公共訪問功能、面向 28nm 7 系列 FPGA 的全新 RX 裕量分析和調(diào)試功能，以及支持面向 Artix-7 系列和 Virtex -7 XT 器件的部分可重
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          • 關(guān)鍵字：
                        Xilinx  FPGA  ISE                          
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          賽靈思推出ISE 12.3設(shè)計套件，引入AMBA 4 AXI4 IP 核
          
                                                            
            
                    	
          • ?　　ISE12.3增強(qiáng)PlanAhead?設(shè)計與分析控制臺，并進(jìn)一步優(yōu)化功耗，標(biāo)志著支持?AXI4?接口IP的推出，和即插即用FPGA?設(shè)計的實現(xiàn)　　賽靈思公司(Xilinx,?Inc.?)宣布推出?ISE??12.3設(shè)計套件，這標(biāo)志著這個FPGA?行業(yè)領(lǐng)導(dǎo)者針對片上系統(tǒng)設(shè)計的互聯(lián)功能模塊，?開始推出滿足AMBA??4?AXI4?規(guī)范的IP核，以及用于提高生產(chǎn)力的&
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          賽靈思宣布Virtex-6 FPGA系列兼容PCI Express 2.0標(biāo)準(zhǔn)
          
                                                            
            
                    	
          • ?　　全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司今天宣布其最新一代Virtex?-6?FPGA系列兼容PCI?Express??2.0標(biāo)準(zhǔn)，與前一代產(chǎn)品系列相比功耗降低50%，與競爭產(chǎn)品相比性能提高15%。在Virtex-6?FPGA中集成的第二代PCIe?模塊已經(jīng)通過了1-8通道配置的PCI-SIG?PCI?Express?2.0版本兼容性與互操作性測試，進(jìn)一步豐富了賽靈思及其支持廣泛采用的串行互連標(biāo)準(zhǔn)的聯(lián)盟成員的設(shè)計資源。這
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          Xilinx宣布推出 ISE 設(shè)計套件11.3 版本軟件
          
                                                            
                                        
            
                    	
          • ?　　全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司?(Xilinx,?Inc.?)?日前宣布推出?ISE??設(shè)計套件11.3?版本軟件，為Virtex?-6?HXT?FPGA?設(shè)計提供支持。Virtex?-6?HXT?FPGA?專為40G/100G?有線通信和數(shù)據(jù)通信而優(yōu)化，為超高帶寬系統(tǒng)的設(shè)計人員提供線速超過?11Gbps的串行接口技術(shù)。ISE&nb
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          賽靈思宣布Virtex-6 FPGA系列兼容PCI Express 2.0標(biāo)準(zhǔn)
          
                                                            
            
                    	
          • 　　全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司今天宣布其最新一代Virtex?-6?FPGA系列兼容PCI?Express??2.0標(biāo)準(zhǔn)，與前一代產(chǎn)品系列相比功耗降低50%，與競爭產(chǎn)品相比性能提高15%。在Virtex-6?FPGA中集成的第二代PCIe?模塊已經(jīng)通過了1-8通道配置的PCI-SIG?PCI?Express?2.0版本兼容性與互操作性測試，進(jìn)一步豐富了賽靈思及其支持廣泛采用的串行互連標(biāo)準(zhǔn)的聯(lián)盟成員的設(shè)計資源。這一重大的里程
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	共52條
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