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Altera MAX10: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示。框圖如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高
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Lattice MXO2: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。硬件說明流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示。框圖如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高位，其他位右移一
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Altera MAX10: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通
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Lattice MXO2: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。硬件說明時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通過計數(shù)器計數(shù)是完
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Altera MAX10: 2位7段數(shù)碼管顯示
- 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平
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Lattice MXO2: 2位7段數(shù)碼管顯示
- 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數(shù)碼管。硬件說明數(shù)碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平信號就可以使相應
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Altera MAX10: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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Altera MAX10: 點亮RGB三色燈
- 在這個實驗里我們將學習控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
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Lattice MXO2: 點亮RGB三色燈
- 在這個實驗里我們將學習控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
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Altera MAX10: 點亮LED燈
- 恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學習FPGA的設計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學習。請先準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關(guān)，會經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設計工具，這是用小腳丫STEP-MAX10必須用到的。 硬件說明STEP-MAX10開發(fā)板雖然很小巧，上面也集成了不少外設，在本實驗里我們就看看如何用FPGA控制簡單外設，如何用按鍵或者開關(guān)控制LED的亮和
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Lattice MXO2: 點亮LED燈
- 恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學習FPGA的設計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學習。請先到云盤準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關(guān)，會經(jīng)常用到這些文檔。你還必須先安裝好Diamond設計工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧，上面也集成了不少外設，在本實驗里我們就看看如何用FPGA控制簡單外設，如何用按鍵或者開關(guān)控制LED的亮和滅。這是開
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實驗22 4位串行累加器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實現(xiàn)累加器的原理及實現(xiàn)方法實驗任務設計一個4位串行累加器，電路原理框圖如圖所示，在開關(guān)K處設置串行輸入數(shù)據(jù)，在CP端輸入8個脈沖，將完成一次，兩個四位串行數(shù)據(jù)的相加，結(jié)果存D-A中。實驗原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務。累加器是一個具有特殊功能的二進制寄存器，可以存放計算產(chǎn)生的中間結(jié)果，省去了計算單元的讀取操作，能加快計算單
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實驗21：智力競賽搶答器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握搶答器原理；（3）學習用Verilog HDL描述方法描述搶答器。實驗任務本實驗的任務是設計一個智力競賽搶答器，帶復位和主持人控制功能。一共4組選手，用開關(guān)k1,k2,k3,k4表示主持人復位開始搶答，獲得搶答的選手顯示對應led，答題時間超過30秒報警每位選手初始分數(shù)5分（RESET復位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分數(shù)顯示在數(shù)碼管實驗原理根據(jù)搶答器的功能，
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實驗20：步進電機2
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進電機技術(shù)與實現(xiàn)方法；（3）學習用Verilog HDL行為描述方法描述步進電機。實驗任務本實驗的任務設計一個步進電機運行控制電路，A、B、C、D分別表示步進電機的四相繞組，步進電機按四相四拍的方式運行。如要求電機正傳時，控制端T＝1，電機的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機反傳時，控制端T＝0，電機的四相繞組的通電順序為AC—CB—BD—DA—AC……。實驗原理為了
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